具有多个级联驱动器集成电路的显示设备驱动电路

摘要

为了防止提供给驱动器IC上的时钟和数据的时间偏移。驱动器1011包括：相位调整电路201，用于通过输入端子接收从控制器103输出的时钟和数据，利用调整为占空比为50％的时钟对接收到的数据进行锁存，并且输出通过使其与具有延迟了(π/2)的占空比调整后的时钟和50％占空比的时钟的延迟时钟同步、进一步锁存所锁存数据的数据，作为相位调整信号。

说明书

技术领域

本发明涉及一种显示设备驱动电路，具体地，本发明涉及一种具有多个级联驱动器IC(集成电路)的显示设备驱动电路。

背景技术

近年来，显示板的尺寸日渐变大，并且用于驱动具有多个级联驱动器IC的显示设备的显示设备驱动电路引起了人们的关注。

对这样的驱动器IC来说，通常，图7所示的驱动器IC通常被公知为现有技术(例如，参见专利文献1)。

图7所示的驱动器IC 701包括相位调整电路702、数据锁存电路703、灰度级选择电路704以及输出电路705。

该相位调整电路702接收来自未示出的LCD控制器的显示数据和时钟，对其进行相位调整，然后将该数据传输至下一级驱动器IC，并且还将该数据传输至数据锁存电路703。根据由数据锁存电路703锁存的数据，该灰度级选择电路704控制输出电路705，从而使未示出的液晶显示板由输出电路705进行驱动。

如图8所示，该相位调整电路702包括：触发电路801、用于生成(π/2)相位差的时钟信号的PLL电路(DLL电路)802、以及触发电路803。利用时钟信号重新配置提供给触发电路801的数据，然后利用移相(π/2)的时钟信号来锁存提供给触发电路803的数据，以便调整数据和时钟之间的相位偏移。

【专利文献1】

日本专利公开第2001-324967号。

发明内容

然而，在现有技术的描述中所公开的驱动器IC进行输入数据和时钟信号之间的相位调整，而不进行输出数据和时钟信号之间的相位调整。因此，随着时钟频率变高，余量下降，以至于从驱动器IC传至下级驱动器IC的数据和时钟信号之间的相位偏移成为严重的问题。至于数据的占空比，未对其进行任何控制，以至于占空比发生变化，并造成数据不能被正确锁存的问题。此外，未进行启动信号、数据和时钟信号之间的相位调整，从而当响应该启动信号接收数据时，造成了不能正确接收数据的问题。

因此，本发明的一个目的是提供一种包括驱动器IC的显示设备驱动电路，用于在保持数据的占空比的同时，对要传输至下级驱动器IC的启动信号、数据和时钟进行相位调整。

根据本发明的显示设备驱动电路在于其在根据输入时钟和数据驱动显示设备的驱动器中具有相位调整电路，其中，相位调整电路包括：第一同步延迟电路，用于调整输入时钟的占空比，并将其作为第一时钟输出；第二同步延迟电路，用于以预定的延迟量延迟调整过的时钟，并将其作为第二时钟输出；第一保持电路，用于响应第一时钟来保持并输出数据；以及第二保持电路，用于响应该第二时钟来保持并和输出从第一保持电路中所输出的数据。

因此，通过包含该第一和第二同步延迟电路，能够抑制该时钟的占空比的恶化以及时钟和数据之间的相位偏移，从而能够将数据与时钟可靠地同步并对其进行接收。

附图说明

通过参考结合附图采用的对本发明的以下详细描述，本发明的上述及其它目的、特点和优点将变得更加清楚，

图1是本发明显示设备的系统示意图；

图2是根据本发明的实施例的驱动器IC的方框图；

图3是根据本发明的实施例的相位调整电路的电路图；

图4是根据本发明的实施例的相位调整电路中的信号时序图；

图5是本发明的同步延迟电路A的方框图；

图6是本发明的同步延迟电路B的方框图；

图7是现有技术的驱动器IC的方框图；

图8是现有技术的相位调整电路的电路图；

具体实施方式

以下将参照附图描述本发明的一个实施例。通过对实施例的描述来具体描述本发明。

【实施例】

如图1所示，包含本发明的显示设备驱动电路的系统包括：液晶或等离子体等显示板100；显示设备驱动电路(源驱动器)101，用于向该显示板100提供像素数据；栅极驱动器102，用于驱动与显示板100的一根水平扫描线相对应的像素的栅极，并将来自源驱动器101的数据提供给像素；以及控制器103，用于向源驱动器101提供启动脉冲S、数据D和时钟C，并向栅极驱动器102提供扫描水平同步信号。

该源驱动器101包括级联驱动器IC 1011到101n。该驱动器IC 1011接收来自控制器103的启动脉冲S、数据D和时钟C，并将这些信号传输给驱动器IC 1012，以使从驱动器IC 1012直到驱动器IC 101n的驱动器IC从前级驱动器中接收这些信号，并将这些信号提供给后级驱动器IC。

如图2所示，驱动器IC 1011包括：启动脉冲输入端子，用于接收来自控制器103的启动脉冲；数据输入端子，用于接收数据；时钟输入端子，用于接收时钟；相位调整电路201，用于从这些输入端子接收启动脉冲、时钟和数据；数据锁存电路203，用于通过将相位调整数据与时钟同步来接收该相位调整数据；灰度级选择电路204，用于响应该数据锁存电路的输出来选择灰度级；以及输出电路205，用于响应该灰度级选择电路的输出来驱动该显示板100。该数据锁存电路203、灰度级选择电路204以及该输出电路205与现有技术的相同，因此，省略了对它们的详细描述。

该驱动器IC 1011还包括一个相位调整电路202，用于在将从相位调整电路201输出的数据、时钟和启动脉冲传输至后级驱动器IC之前，再次进行相位调整。

如图3所示，该相位调整电路201和202包括：同步延迟电路A301；同步延迟电路B302；锁存电路303、304、305、306、307以及308；以及选择电路309。该同步延迟电路A301包括：通过将其占空比设置为50％来输出所输入的时钟信号的电路，同步延迟电路B302包括通过使该输入时钟信号移相π/2来输出延迟时钟信号的电路。

使用图4的时序图来描述这些电路的操作。考虑其中相位调整电路201具有启动脉冲、时钟信号以及与该时钟信号同步的数据的情况。此时，该输入时钟信号的占空比不再是50％，这是因为其波形已被圆滑了。

一旦该时钟信号、启动脉冲以及数据被提供给该相位调整电路201，锁存电路303利用由同步延迟电路A301输出的占空比为50％的时钟信号的上升沿来对信号进行锁存，而锁存电路304利用占空比为50％的时钟信号的下降沿来对信号进行锁存。因此，该锁存电路304输出与时钟同步的并具有一个时钟周期长度的启动脉冲。

同样，锁存电路305在占空比为50％的时钟信号的上升沿上对信号进行锁存，锁存电路307在(π/2)相移的延迟时钟信号的上升沿上对占空比为50％的时钟信号进行锁存。因此，锁存电路307输出相对于从同步延迟电路A输出的时钟的上升沿移相了(π/2)的数据。锁存电路306和308分别在占空比为50％的时钟信号的下降沿以及在延迟时钟信号的下降沿上对信号进行锁存。因此，锁存电路308输出相对于从同步延迟电路A输出的时钟信号的下降沿移相了(π/2)的数据。因此，如图4所示，在相位调整电路中，生成了占空比为50％的时钟信号以及将时钟信号延迟(π/2)(π/2时钟)而得到的延迟时钟信号。

选择电路309包括与非门3091、3093、3094以及反相器3092，其根据来自同步延迟电路B的延迟时钟信号的低电平和高电平，有选择地输出从该锁存电路307和308输出的数据。

因此，如图4所示，相位调整电路输出占空比为50％的时钟信号以及相对于该时钟信号移相了(π/2)的数据。由于这个原因，例如，用于接收时钟信号和数据的数据锁存电路203能够响应位于数据信号D1中心的时钟(相对于数据D1移相了π/2)的上升沿，可靠地接收数据，以及响应位于数据D2中心的时钟(相对于数据D2移相π/2)的下降沿，可靠地接收数据。

因此，利用用于生成占空比为50％的时钟的同步延迟电路A301、以及用于使时钟延迟π/2的同步延迟电路B302，能够可靠地锁存驱动器IC中的数据。

此外，存在针对从设置在驱动器IC的输入端子附近的相位调整电路201输出的数据、时钟和启动信号，改变相位和占空比，同时将其从驱动器IC输出到下一级驱动器IC。因此，通过在与驱动器IC的输出端子附近设置与相位调整电路201相同配置的相位调整电路202，能够对相位进行调整，以便能够进一步提高传输至下一级驱动器IC的信号的精度。

对于在相位调整电路中所使用的同步延迟电路A，如日本专利公开No.8-237091号所示，该同步延迟电路可以包括：缓冲器501；电路502，其由延迟电路序列和双速延迟电路序列构成；组合电路503用于组合来自该缓冲器501和双速延迟电路序列的输出；以及缓冲器504，用于在短时间内，按照与输入时钟相同的相位提供占空比为50％的时钟信号。同样，如日本专利公开No.8-237091所示，在相位调整电路中所使用的同步延迟电路B可以包括：由延迟电路序列和双速延迟电路序列构成的电路602和604、缓冲器601、反相器603、组合电路605、以及缓冲器606，以便在短时间内，提供相对于输入时钟移相了(π/2)的延迟时钟信号。

本发明中的驱动器IC具有：输入端子，用于接收从前级驱动器IC或控制器输出的数据、时钟和启动脉冲；以及输出终端，用于将数据、时钟和启动脉冲传输至下级驱动器IC，此外，该驱动器IC还具有：设置于输入端子附近的针对输入的相位调整电路；以及针对设置于输出端子附近的针对输出的相位调整电路，以便抑制信号间的相位偏移

此外，如图2所示，需要将输入端子和输出终端设置在驱动器IC的两个相反侧。这是因为用于传输时钟、数据和启动脉冲的路径在驱动器IC中大致相同，从而不容易产生相位偏移。

因此，根据本发明，相位调整电路包括：用于从输入时钟信号中产生占空比为50％的时钟信号的同步延迟电路；以及用于从输入时钟信号中产生延迟了(π/2)的时钟信号的同步延迟电路。因而能够解决传送至内部电路的信号和下级驱动器IC的信号之间的时间偏移，从而防止接收错误的数据。