半导体存储器件中的内部电压源发生器

摘要

在该电路中，响应于正常工作模式，供给或下变换外部电压源以向内部电路提供第一电平的内部电压源。响应于具有与正常模式有补充关系的低功耗模式，将外部电压源转换为低于第一电平的第二电平的电压。

说明书

技术领域

本发明涉及一种用于在半导体存储器器件中产生电压源的电路。

背景技术

电子/通信产业的迅速发展导致出现了具有多媒体功能或改进多媒体功能的手持终端。例如采用码分多址-2000系统的手持电话、邮送(post)PC、手持PC和个人数字助理(PDA)等具有内置DRAM，该DRAM能根据对多媒体功能的不断增加的需求而处理较大容量。这类手持终端由电池提供工作电压源，因此节省电池正上升为一个重要课题。而且，由于这类手持终端的尺寸越来越小型化，所以内置电池的尺寸和容量也趋向变得小型化。所以，正在逐步改进节省电力的技术。因此，在应用手持终端中使用的工作用存储器，例如DRAM，需要高速/低耗的电力和大容量。在使用手持终端中的DRAM时的最重要因素之一是如何将DRAM的电流消耗减到最小。

为了使半导体存储器器件中的电力消耗减到最小，一种内部电压源产生电路被用于转换由外部提供的电压源并将其供给芯片的内部电路。在这样的内部电压源产生电路中，根据其构造，利用由该芯片外部供给的外部电压源的电平，以产生参考电压(“Vref”)。然后利用Vref以产生内部电压源(“IVC”)。该IVC具有该芯片内部各电路所必需的电平；例如存储器器件和存储器阵列的外围电路等。这样的IVC产生电路也被称为内部电压下变换器。在向芯片内部提供由基于较宽范围的外部电压源变化而来的恒压源时，IVC产生电路是有用的。该技术的示例在本申请人于2000年6月28日提交登记的“Internal Voltage Source Generating Circuit and SemiconductorMemory Device therefore(内部电压源产生电路及其半导体存储器件)”(下面称为“在先专利”)中有详细描述。

该在先专利提供一种内部电压源产生电路，用于向数据输出缓冲器供给电源，并要求正常工作模式下的电压源产生电路。还可要求其它工作模式的支持。例如对于由联合电子器件工程委员会(Joint Electron Device EngineeringCouncil，“JEDEC”)标准化的深电力下降模式(Deep Power Down Mode，“DPD”)的工作的支持使半导体存储器器件中的电力消耗减到最小。正如本领域所公知的，DPD模式使供给DRAM内部提供的各电路的电压源的电平减到最小，以使该电平变为约1μA并低于当装配有存储器的系统不使用DRAM时的电力消耗。换言之，在这种模式下，不需要持续保持存储在DRAM中的数据。

在本申请人的另一专利美国专利第6,275,100号(下面称为“第二在先专利”)中公开了用在另一半导体存储器器件中的参考电压产生电路。该第二在先专利中公开的参考电压发生器具有至少一个切换开关，用于切换外部电压源的输入端和参考电压发生器的电源输入端之间的电源供给路径，以响应从半导体存储器器件外部提供的待机信号。在该第二在先专利中，因为由芯片外部供给芯片的参考电压发生器的EVC被完全切断，所以不支持DPD模式的工作。

发明内容

本发明通过实现内部电压源产生电路而解决了现有技术中存在的问题，该电路用于将外部电压源的电压转换为至少第一和第二电压电平。这些电平彼此正常排斥，并意味着使该具有至少第一和第二工作模式的半导体存储器器件工作。在一个示例实施例中，该至少第一和第二工作模式分别与该至少第一和第二电压电平一致。因而，电压电平将取决于半导体存储器器件的工作模式。可构思其它实施例以使第一电压电平为半导体存储器器件的“正常”工作电压电平，而第二电压电平为支持深电力下降模式(Deep Power Downmode)的电压电平。

附图说明

通过参照附图对优选实施例的下列描述，本发明的上述及其它的目的和特点将会更加清楚，其中：

图1是示出了依照本发明第一示例实施例的用于在半导体存储器器件中产生内部电压源的电路的电路图；

图2是表示了依照本发明第二示例实施例的用于在半导体存储器器件中产生内部电压源的电路的电路图；

图3是示出了依照本发明第三示例实施例的用于在半导体存储器器件中产生内部电压源的电路的电路图；

图4是示出了依照本发明第四示例实施例的用于在半导体存储器器件中产生内部电压源的电路的电路图；

图5是图1和2所示内部电压源产生电路的内部电压源与外部电压源相比的特性图；和

图6是图3和4所示内部电压源产生电路的内部电压源与外部电压源相比的特性图。

具体实施方式

现在将参照附图详细说明本发明的优选实施例。

应理解本发明可实施为多种实施例，而不限于下述实施例。提供下述各种实施例仅为解释和将创造性思想充分转达给本领域普通技术人员。应注意在下列说明中，将省略对公知功能和构造的详细描述，并用相同附图标记表示具有相同功能的构成元素。

根据本发明，图1是一种用于在半导体存储器器件中产生内部电压源(“IVC”)的电路的示例实施例，当该器件处于DPD工作模式时，可减少芯片的电流消耗。当内部电路56处于正常工作模式，而不是DPD模式时，通过向内部电路56提供不同电压电平IVC来将电流减到最小。通过从芯片外部输入的控制命令或在芯片的特定管脚上的电压电平转变可判定这样的工作模式。本领域普通技术人员应理解第一和第二模式及其各自电压为最小值。

当图1所示的产生IVC的电路在第一工作模式，尤其是正常工作模式工作时，控制信号PDPDE被激活为“低”，补充控制信号PDPDEB变为“高”。所以，当PMOS晶体管32、42和NMOS晶体管50截止时，P型MOS晶体管12、28和NMOS晶体管40导通。

在第一工作模式导通PMOS晶体管12，从芯片外部供给的外部电压源(“EVC”)通过PMOS晶体管12被输入到参考电压发生器10。该参考电压发生器10包括在PMOS晶体管12的漏极和地之间串联的两个电阻14、16和两个NMOS晶体管18、20。温度补充型PMOS晶体管22的源极和栅极分别连接在电阻16的两端，漏极接地。NMOS晶体管18的栅极连接至PMOS晶体管22的源极，NMOS晶体管20的栅极连接至EVC。图1所示的参考电压发生器10基于由彼此串联的两个电阻14、16的尺寸和NMOS晶体管18、20的尺寸所决定的恒定电平而产生参考电压(“Vref”)。当参考电压发生器10处于第一工作模式时，参考电压发生器10向外围电路参考电压发生器26发送Vref；从而PMOS晶体管12处于导通状态。该参考电压发生器10包括一个分压器。

通过由PMOS晶体管28的漏极供给的EVC操作外围电路参考电压发生器26中的差分放大器30。该差分放大器30放大通过反相输入端和同相输入端输入的电压差值，并把该差值提供给与差分放大器30输出端相连的PMOS晶体管34的栅极。PMOS晶体管34是一个驱动器，PMOS晶体管34的源极连接到外部电压源EVC，PMOS晶体管34的漏极与两个电阻36、38和NMOS晶体管40的漏极串联。两个串联电阻36、38的连接节点连接至差分放大器30的同相输入端，NMOS晶体管40的源极接地，NMOS晶体管40的栅极连接至补充控制信号PDPDEB。在该配置中，当控制信号PDPDE为逻辑“低”时，外围电路参考电压发生器26具有激活响应；其中外围电路参考电压发生器26输出Vref作为给定电平的外围电路参考电压(“Vrefp”)。Vrefp可通过下列数学式1获得，

[数学式1]

Vrefp＝(1+R36/R38)Vref

其中R36和R38表示每个电阻36和38的值。

如数学式1所示产生的Vrefp被发送至IVC驱动器51中的差分放大器52的反相输入端。差分放大器52的输出端连接至用作驱动器的PMOS晶体管54的栅极，PMOS晶体管54的源极连接至外部电压源EVC，其漏极连接至差分放大器52的同相输入端和内部电路56。

所以，当具有图1所示结构的内部电压源产生电路的工作模式为正常工作模式(例如控制信号PDPDE和补充控制信号PDPDEB分别被判定为“低”和“高”时的第一工作模式)时，IVC被保持为给定电平的电压(IVC＝正常)，如图5中的100所示。

当没有使用半导体存储器器件(例如持续保持DRAM中存储的数据)时，安装有半导体存储器器件的系统的控制器(如图1)将半导体存储器器件的工作模式转换为第二工作模式。因此，当控制信号PDPDE变为“高”和补充控制信号PDPDEB变为“低”时，将工作模式从第一工作模式转换为第二工作模式。通过该模式转换，图1中的PMOS晶体管12、28和NMOS晶体管40截止，PMOS晶体管32、42和NMOS晶体管24、50导通。结果当转换为第二工作模式时，图1中的参考电压发生器10和外围电路参考电压发生器26被禁止以不工作。此时，通过内部电压箝位电路41的操作判定第一节点的电压电平(例如外围电路参考电压发生器26的输出节点的电压电平)远低于上述数学式1的输出电压电平。例如，判定为能保持CMOS逻辑的信息的电压电平。在下面描述中该操作将变得更加明确。

当PMOS晶体管42和NMOS晶体管50各自导通时，EVC通过PMOS晶体管42、44的源极和漏极沟道被供给NMOS晶体管46(二极管连接)的漏极。这里，在NMOS晶体管46的源极，NMOS晶体管48(二极管连接)和用作驱动的晶体管50的沟道接地。用作驱动的晶体管50用于通过其栅极接收控制信号PDPDE。因此，当工作模式为外部命令所判定的第二工作模式时，IVC驱动器52中产生的IVC被箝位在两个二极管46、48中提供的阈值电压之和的电平(IVC＝2Vt)，如图5中的102所示。

如上所述，当工作模式被改变为第二工作模式(例如DPD模式)时，参考电压发生器10和外围电路参考电压发生器26的工作被禁止。另外，IVC的电压电平被判定为用作CMOS保持的电平。第二模式工作不仅能防止内部电路56中的节点漂移，而且能防止浪涌电流的快速流动，并且使各种电压发生器和晶体管的泄漏电流最小化以实现电流消耗的最小化。

上述实施例仅为示例。本发明的IVC也可用于为电路提供例如存储器阵列电压、升压Vpp、半压VCC和后偏压等的内部电压。通过在相同或相似应用中使用Vref可实现这些用途。

图2是依照本发明第二示例实施例的用于在半导体存储器器件中产生IVC的电路的电路图。当工作模式从第一工作模式改变为第二工作模式时，各内部电压源发生器10、26和51′被禁止，并增加了用于将EVC转换为最小IVC的模式转换IVC驱动器69。参考图2，PMOS晶体管58被连接在EVC和差分放大器52的电压源供应端之间。PMOS晶体管60被连接在EVC和上述内部电压源驱动器51′中的差分放大器52的输出端之间。PMOS晶体管58用于通过其栅极接收控制信号PDPDE，PMOS晶体管60用于通过其栅极接收补充控制信号PDPDEB。NMOS晶体管39被连接在外围电路参考电压发生器26的输出端和地之间，用于通过其栅极接收控制信号PDPDE。通过在EVC和内部电路56的输入端之间串联PMOS晶体管62(由补充控制信号PDPDEB开关)、PMOS晶体管64(二极管连接)和电阻66，构造模式转换内部电压源驱动器69。

当判定图2所示半导体存储器器件的内部电压源产生电路处于第一工作模式(其中PDPDE＝低且PDPDEB＝高)时，PMOS晶体管12、28和58导通，PMOS晶体管32、60和62截止。NMOS晶体管24、39也截止。注意，当PMOS晶体管62截止时，内部电压源驱动器69在该电路下无效。在这种状态下，电路工作如图1所述，如图5的100所示判定的内部电压源IVC(IVC＝正常)被提供给内部电路56。

如果输入控制信号PDPDE和补充控制信号PDPDEB分别为“高”和“低”以转变为第二工作模式时，PMOS晶体管12、28和58截止，PMOS晶体管32、60和62导通。而且，NMOS晶体管24和39导通。因此，所有电压发生器12、26′和51′被禁止，只有模式转换内部电压源驱动器69被启动，以向内部电路56供给内部电压源IVC＝EVC-Vt-RI_CCD，该内部电压源IVC＝EVC-Vt-RI_CCD通过从外部电压源EVC中去除二极管连接的PMOS晶体管64的压降和电阻66的压降(R*I_CCD)而被降低。因此，I_CCD表示在第二工作模式的IVC节点所消耗的电流，并且当EVC增加时，IVC如图5的104所示与二极管的压降成比例地从EVC增加。

相应地，在图2所示电路中，当从正常模式转变为DPD模式时，各种内部电压发生器被禁止，从而使电流消耗最小化。通过向内部电路供给IVC，可使半导体存储器器件的电流消耗最小化，该IVC被判定为最小电压电平以保持最小CMOS逻辑。

图3是依照本发明第三示例实施例的用于在半导体存储器器件中产生内部电压源的电路的电路图。图3的电路被构造成DPD模式时减少电流消耗，并且在正常模式时直接向内部电路56供给EVC。

在正常工作模式为第一工作模式的情况下，PMOS晶体管68具有通过其栅极接收的控制信号PDPDE为“低”的输入，并被导通。该供给(EVC)为内部电路56的工作电压源，如图6所示(EVC＝IVC)。此时，具有通过其栅极的补充控制信号PDPDEIB的输入的PMOS晶体管62被截止，从而禁止模式转换内部电压源驱动器69。

如果图3中的电路为低功耗工作模式(例如，由第一工作模式转变为第二工作模式)，则“正常”提供给内部电路56的EVC被中断。在第二支持模式，控制信号PDPDE为“高”且补充控制信号PDPDEB为“低”；因此通过导通PMOS晶体管62可以启动(enable)模式转换内部电压源驱动器69。当启动模式转换内部电压源驱动器69时，IVC为“EVC-Vt-RI_CCD”的电平并被供给内部电路56。

图4是依照本发明另一个示例实施例的用于在半导体存储器器件中产生内部电压源的电路的电路图。图4被构造以使在正常工作模式(例如第一工作模式)中，具有通过其栅极的控制信号PDPDE为“低”的输入的PMOS晶体管68、60被导通。因此EVC的供给为内部电路56的工作电压源，如图6所示(EVC＝IVC)。此时，具有通过其栅极的补充控制信号PDPDEB的输入的PMOS晶体管42、58被截止并且模式转换内部电压源发生器61被禁止。图4所示模式转换内部电压源发生器61被构造为具有图1所示的内部电压箝位电路41和图2所示的内部电压源驱动器51′。

如果该电路在DPD模式工作(例如由第一工作模式转变为第二工作模式)，提供给内部电路56的EVC被切断。控制信号PDPDE为“高”且补充控制信号PDPDEB为“低”；因此PMOS晶体管42、58和NMOS晶体管50导通，且PMOS晶体管60截止，以启动模式转换内部电压源发生器61。当启动模式转换内部电压源发生器61时，被判定为图6的106所示的“2Vt”的电平的IVC被供给内部电路56。

如前所述，根据本发明，当半导体存储器器件在DPD模式工作时，由于外部提供的控制信号，防止外部电压源的第一电平同时到达内部电路，并提供不同电压电平的IVC以防止内部节点漂移并保持使电流消耗最小化的电压电平。

本领域普通技术人员应明白在不脱离本发明的精神和范围的情况下可对本发明进行各种更改和变形。因此，本发明意欲在所附权利要求及其等同变化的范围内，覆盖本发明的各种更改和变形。例如，在不同情况下，改变各种类型电路的具体结构是有效的。