带有分段导电平面的平面电感器

摘要

一种集成电路电感器结构具有布置在电感器下方的衬底。该结构还具有位于衬底和电感器之间的多个导电片段。导电片段连接在电感器中心下方的一点上。绝缘层位于电感器与导电片段之间。

说明书

技术领域

本发明一般适用于集成电路。更具体地，本发明涉及带有分段导电平面(segmented conductive plane)的高质量电感器的集成电路。

背景技术

出于包括成本、尺寸和可靠性多方面考虑，电感器被制作在集成电路上(ICs)，而不是连接到IC插脚上的外部部件。电感器典型地具有设置在IC层平面上的螺旋结构。对于许多应用，包括射频(RF)电路，非常需要具有高Q(质量因数)的平面电感器。电感器的Q正比于在一个振动循环中电感器存储的磁性能除以电感器散失的能量。存储在电感器中的磁性能的数量直接与电感器的电感成比例。电感器中散失能量的数量依赖于与电感器关联的电阻成分。

简单地在IC上制作螺旋平面电感器并不能获得高Q器件。图1所示为在集成电路10上形成的典型螺旋电感器12的横截面。螺旋电感器12由在集成电路制作过程中形成的金属层制作而成。螺旋电感器12的第一端14通常连接到与螺旋电感器12相同金属层上的电路线路上。螺旋电感器12的第二端16通常通过通路连接到处于另一金属层上的另一电路线路上。金属层被绝缘层18隔开。

图2是图1中所示的螺旋电感器12和与其相连的寄生电容、电阻以及电感的等效电路。

如上所述，在与电感器相连的电阻中散失的能量的数量反面地影响电感器的Q。电阻成分Rs、R_SUB，示于图2中，散失能量。R_SUB表示电阻衬底。电感器12与衬底底面22之间的电压产生跨过绝缘层18和衬底20的电场。如果电压发生变化，电场变化的结果将导致电流流过衬底20。电流流过以R_SUB表示的电阻衬底使能量散失。由于R_SUB而产生的损失限制了电感器的Q。

在改善电感器性能的尝试中，R.Merril等在“Optimizationof high Q integrated muti-level metal CMOS”，1995年国际电子器件会议和Santa Clara Valley Section 1996 Winter Half-Day讨论会中，提出在电感器和衬底之间设置接地保护或导电平面。图3所示为在电感器12和衬底20之间有导电平面32的螺旋电感器12。接地的导电平面使电感器与衬底电绝缘，并消除由于电感器电场穿过进入衬底而产生的损失。然而，在电感器中流动的电流在导电平面中产生涡流，涡流引起与电感器磁场相反的磁场，结果使净磁场减小。减小的净磁场减小有效电感并限制电感器的Q。因此，任何由于减小或者消除R_SUB而使Q的提高可能由于减小净磁场使电感减小而被抵消。

为了更好地控制导电平面中涡流的流动，Grzegorek等的美国专利No.5,760,456提出用从导电平面边缘延伸到平面感应结构中心的多片段制造导电平面。图4、5、6所示为对导电平面32的三种变型类型，其中导电平面位于螺旋电感器12与衬底20之间，而且导电平面是片段的。为了防止涡流沿平面的外部边缘流动，在一个外部边缘设置了缝隙94。缝隙应该大，因为小缝隙起电容器的作用。在一定的频率下，电容器将起短路作用因而涡流将沿导电平面的边界流动，结果导致更低的电感。为了具有大的缝隙，导电层不得不比螺旋电感器覆盖更大的面积。容许导电层覆盖更大面积阻碍在晶片上实现相对高密度的器件。高密度在其它好处中允许可靠产品的经济生产。而且由于缝隙形成的电容不能被完全消除，因此将存在某一频率，超过该频率由于涡流将流动使电感器具有低Q。

如上所述，已有的解决办法不能提供许多电子电路需要的相对高Q的电感器。而且，已有的电感器以及它们相应的导电平面需要相对大的芯片空间面积。因此，提供许多电子电路需要的相对高Q的电感器以及需要相对小的芯片空间面积的电感器是人们所希望的。

发明内容

根据本发明的具体实施方式描述了集成电路电感器的结构。这种集成电路电感器结构具有布置在电感器下方的衬底。该结构还具有位于衬底和电感器之间的多个导电片段。导电片段连接在电感器中心下方的一点上。绝缘层位于电感器与导电片段之间。

附图说明

本发明通过实例在附图中进行说明，但并没有限制，在附图中同样的标号表示相同的元件，而且其中：

图1所示为在集成电路上形成的典型螺旋电感器的截面；

图2所示为图1的螺旋电感器及其寄生电路成分的等效电路；

图3所示为平面螺旋电感器和衬底之间导电平面的截面透视图；

图4所示为电感器和片段导电屏蔽的横截面视图；

图5所示为另一个电感器和片段导电屏蔽的横截面视图；

图6所示为另一个电感器和片段导电屏蔽的横截面视图；

图7所示为根据本发明实施方式，电感器和包括多个导电片段的导电屏蔽的横截面视图；

图8所示为根据本发明一个实施方式，电场线和导电屏蔽中的电流；

图9a所示为根据本发明一个实施方式，具有片段和细丝(filaments)的导电屏蔽的图案；

图9b所示为导电屏蔽的导电片段的图案；

图9c所示为导电屏蔽的细丝图案；

图9d所示为位于与导电片段所处不同层内的细丝图案；

图10所示为典型集成电路结构80的横截面透视图，在该集成电路结构中可以制作螺旋电感器和导电屏蔽。

具体实施方式

描述了用于集成电路的电感器，其中集成电路包括在电感器和衬底之间的接地保护或者导电平面。在后面的描述中，出于解释的目的，为了提供对本发明的彻底理解，提出了许多特别的详细描述。然而，对于一个本领域的技术人员来说，显然，没有这些详细的细节，本发明也可以在各种各样的集成电路[特别是射频(RF)电路]中实施。在其它的情况中，为了避免使本发明不清楚，众所周知的操作、步骤、功能以及元件没有被说明。

部分说明将采用那些本领域的技术人员向其他本领域技术人员传达他们工作实质所应用的术语进行介绍，比如衬底、沉积、接地、磁场、电场、涡流等等。而且部分说明也将按照集成电路电感器的电路表示，采用比如分立电感器、电阻器和电容器进行介绍。正如那些本领域技术人员所理解的，这些电路是简单代表性的近似而且集成电路电感器可以具有多于一个代表性电路，这取决于希望的详细程度。

采用最有助于理解本发明的方式，各种各样的操作描述为多种依次进行的不连续步骤。然而，描述的顺序不应该被解释为意味着这些操作必须按照它们被介绍的次序或者甚至次序关系而进行。最后，习惯用语“在一个实施方式中”、“可选实施方式”或者“另一实施方式”的重复使用并不必然提及相同的具体实施方式，尽管可能是。

图7所示为根据本发明具体实施方式，电感器和包括多个导电片段的导电屏蔽的横截面视图。集成电路700包括导电片段732a、电感器712、细丝732b、衬底720以及接地层722。导电片段732a基本上从电感器712的中心下方一点701发散。导电片段732a可以是多晶硅、衬底720中的扩散区、铜、铝或者其它金属。细丝732b可以由与导电片段相同的材料或者其它材料制作而成。例如，导电片段可以是金属，细丝可以是多晶硅。

因为导电片段732a的末端732a1不相交而且细丝732b的末端732b1也不相交，因此不存在涡流可以流过的闭环。图8所示为根据本发明的一个具体实施方式，导电屏蔽中的电场线和电流。从螺旋电感器发出的电场线702将终止于导电片段732a或者细丝732b上。电流704从电场线的终止点流向与导电片段电连接的低阻抗参考电压端。

而且，因为末端732a1不相交、末端732b1也不相交，所以没有必要延伸导电片段732a和细丝732b基本上超出电感器712正下方的面积。因此，对于给定的电感器线路占用面积，本发明的导电片段和细丝所占用面积比以前片段导电屏蔽技术所需的面积更小。一些以前的片段导电屏蔽技术在周边区域有缝隙。为了缝隙大，边缘区域并不设置在位于电感器正下方的面积内。因此，电感器结构所需的面积大于导电屏蔽占用的面积，而且并不是电感器线路所需的面积。同样，一些以前的分段屏蔽技术具有连续的周边区域，在该区域中，如果周边区域基本上位于电感器线路的下方，涡流可以流过。因为涡流是不需要的，所以边缘区域被增大以使其并不是基本上直接处于电感器线路的下方，使得导电屏蔽占用的面积比电感器线路占用的面积略微增大。

图9a为根据本发明的一个具体实施方式，具有片段和细丝的导电屏蔽的图案。图案910可以在导电屏蔽的片段和细丝位于集成电路的一个平面或者层内时使用并可由相同的材料制成。图9b所示为导电屏蔽的片段的图案。图9c和图9d所示为导电屏蔽的片段和细丝的图案。图案920和930或940一起可以在片段和细丝由不同材料制成时使用。也就是说，图案920与930和940一起可以用于制作导电屏蔽，这种导电屏蔽为在集成电路的一层上具有导电片段而在另一层上具有细丝。

图10所示为典型集成电路结构80的横截面透视图，在这种集成电路结构中可以制作螺旋电感器和导电屏蔽。该结构包括在底面具有电阻衬底81以及导电层82。在电阻衬底81的上表面存在掺杂区域层83，该掺杂区域层83是导电的并可以通过对电阻衬底81的上表面进行重掺杂而形成。分段导电平面可以通过对电阻衬底81的上表面进行选择性地掺杂以提供分段导电平面所需的形状，由掺杂区域层83制作而成。例如，图案910可以用于制作导电平面的导电片段和细丝。可选地，图案930或940能够用于在掺杂区域83内制作细丝；而如下文所述，图案920能够用于在区域83上方的层内制作导电片段。

用于选择性地掺杂电阻衬底81以制作分段导电平面的方法与在制作有源和无源半导体器件如晶体管、二极管和电阻器等时对电阻衬底81的上表面进行选择性掺杂所采用的方法一样。在电阻衬底上制作有源和无源器件是众所周知方法，而且是在基本所有集成电路的制作中的加工步骤。

在掺杂区域83的上方是第一绝缘层84。绝缘层84可以包括非导电的氧化物。在第一绝缘层84的上方是多晶硅层85。导电平面可以在多晶硅层制作时通过对多晶硅层85进行遮挡和刻蚀而制作于多晶硅层85中。例如，图案910能够用于在层85中制造导电平面的导电片段和细丝。可选地，图案930或者940能够用于在掺杂区域83中制造细丝，图案920能够用于在层85中或者层85上方的层中制造导电片段。通路孔能用于连接区域83中的细丝和层85中的导电片段。

多晶硅层上方是另一个绝缘层84。接下来为第一金属化层86。分段导电平面能够在形成光致抗蚀剂之后通过遮挡第一金属化层86而形成于第一金属化层86中。对有光致抗蚀剂的金属化层86曝光然后刻蚀形成图案。这个过程与目前在集成电路上的器件之间制造电连接时所用的在金属化层形成图案的过程相同。可选地，导电平面能够通过按所需的图案选择性地沉积第一金属化层86而形成。例如，图案910能够用于在层86中制造导电平面的导电片段和细丝。可选地，图案930或者940能够用于在层86下方的层内制造细丝，而图案920能用于在层86内或者层86上方的层内制造导电片段。通路孔用于连接细丝和导电片段。

在第一金属化层86的上方是另一个绝缘层84。接下来的层是第二金属化层87。第二金属化层87能够用于形成线路与螺旋电感器一端的连接。第二金属化层87的上方是另一个绝缘层84。顶层是第三金属化层88，在该层中可以形成螺旋电感器。

导电平面可以在下列之一中形成：掺杂区域层83、多晶硅层85或者第一金属化层86。可选地，导电平面可以在比上述更多的层中形成。特别地，导电平面的导电片段可以处于一层，而细丝可以是在另一层中。导电平面越靠近螺旋电感器形成，与螺旋电感器关联的寄生电容更大。典型地，掺杂区域层83是离螺旋电感器最远的层。然而，有赖于应用的IC技术，掺杂区域层83比金属化层86或者多晶硅层85有更大的电阻。多晶硅层85电阻比金属化层86更大。当分段导电平面的电阻增加时，分段导电平面提供的静电屏蔽减小，电场损失增加。电场损失转化为螺旋电感器Q的减小。因此，依赖于选为分段导电平面的层和分段导电平面与螺旋电感器之间的距离，螺旋电感器的损失和螺旋电感器的电容存在平衡。

典型地，电感器使用顶部2金属层实现，因为这些金属层对于屏蔽和衬底具有最低的电容。在上方的实例中，所描述的IC具有3金属层；因此，使用第二和第三金属层构造电感器是最有利的。在一些先进的IC技术中，超过5金属层可用。当在这些技术中实现电感器时，将选择使用最顶部金属层以实现最低的寄生电容。

至此，描述了在电感器和衬底之间具有导电平面的集成电路电感器。尽管参照特定的示范性实施方式对本发明及性能进行了描述，但是显然，对于本领域的一个普通技术人员，对这些具体实施方式可以在不偏离权利要求书中提出的本发明的主要精神和范围的前提下进行各种各样的修改和改变。因此，说明书和附图应该以说明性的而不是限制性的意义看待。