减少闪存中X译码器电容性负载以精确字符线和选择线的电压控制的方法

摘要

一种用于降低在闪存X－译码器内的电容负载以便精确控制在选择字符线和区块选择线上的电压的装置和方法。译码结构(18)分别提供第一升压电压给字符线N－井区及提供第二升压电压给选择字符线，以便降低在选择字符线上由于与字符线N－井区相关的大电容负载所导致的电容负载。该译码结构更分别提供第三升压电压给选择栅极N－井区及提供第四升压电压给选择区块选择线，以便降低在选择区块选择线上由于与选择栅极N－井区相关的大电容负载所导致的电容负载。因此，因为其电容负载的路径非常小，可在选择字符线上快速产生精确的电压。

说明书

技术领域

本发明涉及在NOR(或非门)闪存架构中所使用的列译码。尤其涉及半导体集成电路内存装置，该装置包含减少在闪存X-译码器内的电容性负载以便正确控制在选择字符线和区块字符线上电压的装置和方法。

背景技术

本领域中众所周知的一种非挥发性内存装置，即“闪存EEPROMs”，该装置为最近提出的结合EPROM密度与EEPROM可电子式清除的优点的重要内存装置。此闪存EEPROMs提供电子式可清除功能及小单元尺寸。在现有的闪存EEPROM内存装置中，半导体基体上形成有多个单晶体管核心单元，其中每一个单元包括P-型传导基板、集成于基板上的N-型传导源极区以及也集成于基板上的N-型传导漏极区。浮动栅极是通过薄介电层与基板隔离。第二介电层使控制栅极与浮动栅极隔离。在基板内的P-型信道区将源极和漏极隔离。

闪存所使用的架构形式之一为NOR闪存架构，该架构为分割成多个区段的闪存EEPROM单元(浮动栅极装置)的数组。再者，将在每个区段内的内存单元排列成数列的字符线和与此数列字符线相交的数行的位线。在每个区段内的每个单元晶体管的源极区连接至共同节点。因此，可同时清除在特殊区段内的所有单元且能以一个区段为单位进行清除。单元晶体管的控制栅极是连接至字符线，其漏极则耦接至位线。

在现有的操作上，为了写入(程序写入)闪存EEPROM单元，漏极区和控制栅极将升压至高于作用在源极区的电位的预定电位。举例而言，由提供大约+9伏特的电压VG给控制栅极而漏极区提供大约+5.5伏特的电压VD。这些电压产生“热电子”，加速穿过薄介质层而到达浮动栅极。此热电子注入导致浮动栅极的临界电压增加大约2至4伏特。

在现有操作上，为了清除闪存EEPROM单元，正电位作用在源极区(例如+5V)。负电位(例如-8V)作用在控制栅极，且允许漏极浮动。在浮动栅极和源极间产生强烈电场，且利用Fowler-Nordheim穿透将负电荷从浮动栅极移动至源极区。

为了判断是否已经适当地写入闪存EEPROM，所以量测读取电流的大小。通常，在读取模式的操作中，源极区维持于接地电位(0伏特)且将控制栅极维持在大约+5V的电位。漏极区则维持在+1至+2伏特的电位间。在此条件下，未写入的单元(储存逻辑值“1”)将导通大约是50至100FA的电流。已写入的单元(储存逻辑值“0”)则具有非常少的电流流过。

举例而言，图1A所示的64Mb(兆位)NOR闪存数组架构包含有四个竖直方块10、12、14和16。竖直方块10-16的每一个由32个区段组成。每128个区段储存512K位的数据，其排列在256列的字符线及2048行的位线中。再者，区段S至S127的每一个是由两个数组方块(图2A和2B)AB-1和AB-2组成。多个X-译码器18放置在四个竖直方块10-16之间，以便为每一个区段内从左侧至右侧的字符线译码。

再者，在此通常需要内部产生的电压大于外部或芯片外的电源供应器所提供的电位VCC。举例而言，已知在闪存EEPROMs中操作的VCC等于+3.0伏特，则要求内存单元的读取操作模式需要产生约为+4.5伏特的较高电压。因此，半导体内存通常亦包含有内部电压升玉电路用于将输出讯号升压至高于外部供应电压。

在图1B中显示用于字符线所产生升压电压的现有技术的简图。升压电路2用于在节点N1产生全域性字符线供应电压VPXG，该电压经由相对应的X-译码器18通过内存数组的四个竖直方块10-16中的S-S127的各区段内适合的字符线。该全域性字符线供应电压VPXG通常是在+4.0伏特至+5.0伏特的范围内，该电压上升高于一般为+3.0伏特的输入电源供应电位Vcc。此升压电压VPXG是在读取模式的操作期间要维持在各区段的所有字符线上的目标电压。

然而，因为提供给字符线的升压电压VPXG是由升压电路产生的，所以会随着供应电位Vcc、处理角度(process corner)和温度而大大地改变。因此，字符线电压将不会非常正确，而且在读取操作期间会导致错误发生。再者，此升压电压VPXG必须同时驱动在X-译码器中与字符线加载路径相关的电容(5pf-8pF)以及与N-井加载路径相关的寄生电容(大约30pF)。因此，在所选择字符线上的升压电压将由于在读取模式期间必须快速充电的高电容负载而降低。

有鉴于此，提供在闪存X-译码器内降低电容负载以便在所选择字符线和区块选择线上产生正确电压控制的方法的需求逐渐提高。本发明通过使所选择字符线和区块选择线的路径与N-井寄生负载的路径隔离而达到上述目的。

发明内容

为了解决上述问题，本发明的目的在于提供一种用于降低在闪存X-译码器内的电容负载的装置和方法，该装置结构相当简单、容易制造，而且在进行读取先前技术的内存组件的操作时，在很短时间内改善在选择字符线的精确电压控制，以及区块选择线的精确电压控制。

本发明的另一目的在于提供一种用于降低在闪存X-译码器内的电容负载的装置和方法，从而可精确控制在所选择字符线和区块选择线上的电压。

本发明的再一目的在于提供一种用于降低在闪存X-译码器内的电容负载的装置和方法，该译码器包含用于分别提供第一升压电压至字符线N-井区和提供第二升压电压至所选择字符线的译码器电路，可降低在所选择字符线上由于与字符线N-井区相关的大电容负载的电容负载。

本发明的又一目的在于提供一种用于降低在闪存X-译码器内的电容负载的装置和方法，该译码器包含有升压电路，产生高于电源供应电位的第一升压电压以驱动字符线N-井区，及产生高于电源供应电位的第二升压电压，以在读取模式操作期间驱动选择字符线。

本发明提供了一种包含闪存EEPROM内存单元数组的半导体内存装置，其改进包括结合了用于降低电容负载的译码结构，以便精确控制在选择字符线和区块选择线上的电压，该装置包括，内存数组，具有划分成多个区段的多个内存核心单元，每个区段均具有排列成数列字符线及与此数列字符线交叉的数行位线的内存核心单元；第一升压电路装置，在读取模式的操作期间产生较电源供应电位高的用于驱动字符线N-井区的第一升压电压及较电源供应电位高的用于驱动选择字符线的第二升压电压；第二升压电路装置，产生较电源供应电位高的用于驱动选择栅极N-井区的第三升压电压及较电源供应电位高的用于驱动区块选择线的第四升压电压；译码结构，包含有字符线译码装置，它响应该第一和第二升压电压而分别提供该第一升压电压给字符线N-井区及提供该第二升压给选择字符线，以便降低在选择字符线上由于与字符线N-井区相关的大电容负载所导致的电容负载；该译码结构更包含选择栅极译码装置，响应该第三和第四升压电压而分别提供该第三升压电压给选择栅极N-井区及提供该第四升压电压给选择区块选择线，以便降低在选择区块选择线上由于与选择栅极N-井区相关的大电容负载所导致的电容负载。

本发明还提供了一种用于降低在闪存单元内的电容负载以便精确控制在所选择字符线和区块选择线上的电压的方法，该方法包括下列步骤：提供内存数组，该数组具有划分成多个区段的多个内存核心单元，每个区段内均具有排列成数列的字符线及与该数列字符线交叉的数行的位线的内存核心单元；在读取模式的操作期间产生较电源供应电位高的用于驱动字符线N-井区的第一升压电压和较电源供应电位高的用于驱动选择字符线的第二升压电压；产生较电源供应电位高的用于驱动选择栅极N-井区的第三升压电压和较电源电供应电位高的用于驱动区块选择线的第四升压电压；分别提供该第一升压电压给字符线N-井区及提供该第二升压给选择字符线，以便可降低在选择字符线上由于与字符线N-井区相关的大电容负载所导致的电容负载；以及分别提供该第三升压给选择栅极N-井区及提供该第四升压给选择区块选择线，以便降低在选择区块选择线上由于与选择栅极N-井区相关的大电容负载所导致的电容负载。

附图说明

图1A利用本发明的X-译码器和升压电路显示现有64Mb NOR闪存数组结构的简化方块图。

图1B显示用于字符线以产生升压电压的现有技术的方块图；

图2A和2B连接在一起，显示使用图1A的内存数组的一区段的X-译码器的方块图，该图是依据本发明的原则而建构的；

图3显示图1A的VPXMUX选择器电路20的详细示意电路图；

图4显示图1A的VPSGMUX选择器电路22的详细示意电路图；

图5显示图2的VPX区段选择电路42的详细示意电路图；

图6显示图2的竖直字符线译码器44的详细示意电路图；

图7显示用于图2的选择栅极的区段选择译码器46a的详细示意电路图；

图8显示图2的水平字符线译码器48a的详细示意电路图；

图9显示图2的字符线驱动电路49的详细示意电路图。

具体实施方式

以下结合附图，并以实施例详细说明本发明的降低内存装置内的电容负载以便精确控制所选择字符线上电压的方法。

在以下的说明中，提出许多具体细节，如具体的电路配置、组件等，以便能够充分了解本发明。然而，本领域的技术人员应可了解不需这些具体的细节也可实现本发明。在其它的例子中，众所周知的处理、电路和控制线，因为与了解本发明的操作原理没有特别的关系，为了说明清晰，故将其省略。

在图1A中以方块图形式显示64Mb NOR闪存架构，该架构包含有四个竖直方块10、12、14、和16。方块10-16的每一个均由32个区段组成。从S至S127的128个区段的每一个中均储存512Kbit的数据，这些数据配置在256列的字符线和2048行的位线上。因此，内存的大小为256(字符线)×2048(位)×128(区段)＝64Mb。

为了选择此四个竖直方块10-16的其中之一，设置有VPXGMUX选择器电路20和VPSGMUX选择器电路22(以下分别表示)。实际上，可使用8个VPXGMUX选择器电路20，在竖直方块10-16的每一个的右侧和左侧均放置一个该选择器电路20。同时，其使用4个VPSGMUX选择器电路22，在竖直方块10-16的每一个的左侧均放置一个该选择器电路22。VPXGMUX选择器电路20在线24上接收来自第一升压电路23之升压讯号VBOOST_WL而且在线26接收字符线讯号VWORDLINE。VPXGMUX选择器电路20用于在线27上传送在+4.5至+6.2伏特范围内的N-井讯号VPXGH，且VPXGMUX选择器电路20可连接至字符线N-井区。VPXGMUX选择器电路20也由线28传送大约4.2伏特的字符线讯号VPXG并且可连接至所选择的字符线。图3显示VPXGMUX选择器电路20的详细电路示意图。

同样地，VPSGMUX选择器电路22从第二升压电路29在线30接收升压讯号VBOOST_SG、从第二升压电路29在线32接收选择讯号VSEL、且在线34上接收选择栅极讯号VSGATE。VPSGMUX选择器电路22用于在线36上传送N-井讯号VPSGH，该讯号是在+4.5至+6.2伏特的范围内且可连接至选择栅极N-井区。该产生器电路22还在线38上传送选择栅极讯号VPSG，该讯号大约为+1.5伏特且可连接至选择栅极晶体管的栅极。VPSGMUX选择器电路22的详细电路示意图如图4所示。

再者，本发明的多个X-译码器18放置在竖直方块10-16之间及在方块10和16的外侧，从而可为来自其左侧和右侧的区段译码。图2A和2B显示一个用于图1A中的数组结构的区段S-S127中的一个区段S的X-译码器18的方块图。

从图2A和2B可得知，区段S是由数组方块AB-1和AB-2形成的。上层数组方块AB-1的上侧和下侧部分连接至选择栅极晶体管(SGT)方块40。同样地，下层数组方块AB-2的上侧和下侧部分连接至选择栅极晶体管(SGT)方块40。X-译码器18包含VPX字符线区段选择译码器42，用于在所选的竖直方块中的32个区段里选择一个区段、xd_vwl竖直译码器44、xd_sel区段选择译码器46a和46b、xd_hwl水平译码器48a和48b、及字符线驱动器49。译码器46a和46b在结构上是完全相同的，除了译码器46a用于上层数组方块AB-1而译码器46b用于下层数组方块AB-2。同样地，译码器48a和48b在结构上是完全相同的，除了译码器48a用于上层数组方块AB-1而译码器48b用于下层数组方块AB-2。

VPX字符线区段选择译码器42的详细电路示意图显示在图5中。VPX译码器42从VPXGMUX选择器电路20在线50上接收N-井讯号VPXGH以及在线52上接收字符线讯号VPXG。VPX译码器42在线54上产生N-井电压VPKH且在线56上产生区段选择字符线电压VPX。VPX译码器42包含有一对交互耦合P-信道晶体管502、504及输出晶体管506、508。晶体管502和504的源极和N-井区连接在一起且用于接收N-井讯号VPXGH。晶体管502的栅极和晶体管504的漏极在节点NA2连接在一起。晶体管504的栅极和晶体管502的漏极在节点NA1连接在一起。

输出晶体管506的源极和N-井区连接在一起且连接成可接收N-井讯号VPXGH。晶体管506的栅极还连接至节点NA2，而其漏极则连接至线54以便提供N-井电压VPXH。输出晶体管508的源极连接成可接收字符线讯号VPXG，该晶体管508的栅极连接至节点NA2，且该晶体管508的漏极连接至线56以便提供区段选择字符线电压VPX。不同于现有的技术，因为晶体管508的源极和N-井区已互相分开且其源极并未与VPXGH讯号相连接，所以VPXG讯号与VPXGH讯号是隔离的。

在操作上，当节点NA2是处于所选区段的低位准时，晶体管502导通以便在线54上产生VPXH N-井电压，该电压变动在+4.5至+6.2伏特之间。同时，晶体管508导通以便在线56上传送大约+3.8伏特的VPX字符线电压。这样，我们可以发现，在线54上传送至N-井区的VPXH电压与在线56上传送至字符线的VPX电压已分开。因此，由N-井区路径所导致的大寄生电容负载(大约30pF)可与由字符线路径所导致的小电容负载(大约5-8pF)隔离。因为在字符线负载路径上的电容非常小，所以可在所选择字符线上快速产生精确的电压。除此之外，负载电容的N-井负载路径可由较简单的升压电路驱动，因为用于N-井负载路径的电压并不需要象用于字符线的电压那样必须精确控制。

图6显示xd_vwl竖直字符线译码器44的详细电路示意图。竖直字符线44在线58上接收来自VPX译码器42的N-井电压VPXH，且在线60上接收来自译码器42的区段选择字符线电压VPX。竖直译码器44在线62上产生选择竖直字符线电压VWL。竖直译码器44包含有一对交互耦合P-信道晶体管602、604和一个输出晶体管606。晶体管602和604的源极和N-井区连接在一起且连接成可接收N-井电压VPXH。晶体管602的栅极和晶体管604的漏极在节点NN2连接在一起。晶体管604的栅极和晶体管602的漏极在节点NN1连接在一起。

输出晶体管606的N-井区连接成可接收N-井讯号VPXH，且该晶体管606的源极连接成可接收区段选择字符线电压VPX。晶体管606的栅极也连接至节点NN2，且该晶体管606的漏极连接至线62以便提供选择竖直字符线电压VWL。

因为xd_sel选择栅极译码器46a和46b是相同的，所以仅需详细说明其中之一。图7显示选择栅极译码器46a的详细电路示意图。译码器46a在线64上从VPSGMUX选择器电路22接收N-井讯号VPSGH，且在线66上从此选择器电路22接收选择栅极讯号VPSG。译码器46a在线68上产生选择栅极电压SEL。译码器46a包含有一对交互耦合P-信道晶体管702、704和一个输出晶体管706。晶体管702和704的源极和N-井区连接在一起，且连接成可接收N-井讯号VPSGH。晶体管702的栅极和晶体管704的漏极在节点SELB连接在一起。晶体管704的栅极和晶体管702的漏极在节点NN4连接在一起。输出晶体管706的N-井区还连接成可接收N-井讯号VPSGH，且该晶体管706的源极连接以接收选择栅极讯号VPSG。因此，由于晶体管706的源极及N-井区已经彼此分隔并且该晶体管706的源极并未连接VPSG讯号，所以VPSG讯号已经与VPSGH讯号隔离。晶体管706的栅极还连接至节点SELB，且该晶体管706的漏极连接至线68上以便提供选择栅极电压SEL。

因为xd_hwl水平字符线译码器48a和48b是相同的，所以仅需详细说明其中之一。图8显示xd_hwl水平字符线译码器48a的详细电路示意图。译码器48a在线70上从VPX产生器电路42接收N-井电压VPXH。译码器48a在线72上产生选择水平字符线电压HWLP。水平字符线译码器48a包含有一对交互耦合P-信道晶体管802、804和一个输出晶体管806。晶体管802和804的源极和N-井区是连接在一起且连接成可接收N-井讯号VPXH。晶体管802的栅极和晶体管804的漏极在节点NN3连接在一起。晶体管804的栅极和晶体管802的漏极在节点NNO连接在一起。输出晶体管806的源极和N-井区连接在一起，且连接成可接收N-井讯号VPXH。晶体管806的栅极也连接至节点NN3且该晶体管漏极连接至线72上以便产生选择水平字符线电压HWLP。

图9显示128个字符线驱动器49的其中之一的电路示意图。应该了解的是，一个区段中的256个字符线的每一个都有一个字符线驱动器。字符线驱动器49在线74上从译码器44接收选择竖直字符线电压VWL、在线76上从VPX产生电路42接收N-井讯号VPXH、及在线78上从水平字符线译码器48a接收选择水平字符线电压HWLP。字符线驱动器49在线80上传送所选择的字符线电压WL。因此，因为晶体管902的源极和与N-井区已经互相分隔且其源极与VPXH讯号相连接，所以字符线电压VWL与N-井区讯号VPXH隔离。该字符线译码器包含有P-信道晶体管902，该晶体管902的源极连接成可接收竖直字符线电压VWL、该晶体管902的栅极连接成可接收水平字符线电压HWLP、及该晶体管902的漏极连接至线80以提供所选择的字符线电压WL。将晶体管902的N-井区连接成可接收N-井区讯号VPHX。在操作中，当在晶体管902栅极上的水平字符线电压为低位准时，晶体管902将导通以便提供竖直字符线电压VWL至线80上。

根据上述详细说明，可了解本发明提供的用于降低在闪存X-译码器内的电容负载的方法。本发明的译码器结构包含译码器电路，用于分别提供第一升压电压给字符线N-井区和提供第二升压电压给选择字符线，以便降低在选择字符线上的电容负载，因而可在很短的时间内在字符线上产生精确的电压。

尽管在此说明了本发明所认为的最佳实施例，但是本领域的技术人员可以对该实施例进行各种改变和修正，且可以各种等效物取代其组件，而不会偏离本发明的实质。另外，可以为了适合特殊情况或材料而对本发明的原则进行修正而不会偏离本发明的中心目的。因此，本发明不仅限于在此所提出的用于实现本发明的特殊实施例，而是涵盖在本发明的权利要求书中。