具有相同特性的存储单元的半导体存储器及其制造方法

摘要

在半导体存储器的制造方法中,下电极薄膜(60)经过层间绝缘薄膜(22,32,42,52)形成在半导体衬底(10)上。在单元阵列区均匀加热下电极层的同时,在下电极层上形成铁电薄膜(62)。在铁电薄膜上形成上电极薄膜(63)。在存储单元阵列区形成铁电电容器(70)。每个铁电电容器包括下电极薄膜,铁电薄膜和上电极薄膜。

说明书

技术领域

本发明涉及具有铁电电容器的半导体存储器。尤其是，本发明涉及用于在半导体存储器的整个存储单元阵列区域上获得一致的工作特性的技术。

背景技术

具有铁电电容器的半导体存储器是常规已知的。这种常规半导体存储器的例子，将用逻辑电路嵌入式FeRAM(铁电随机存取存储器)来描述。图1表示逻辑电路嵌入式FeRAM的宏观电路布局的一个例子。

参考图1，宏观的逻辑电路嵌入式FeRAM具有多个存储单元阵列。读出放大器在水平方向被安排在每个存储单元阵列之间，字线和板线驱动器的垂直方向被安排在以读出放大器和存储单元阵列为一组之间。另外，X译码器被安排在最上层字线和板线驱动器的上面，Y译码器被安排在各组读出放大器和存储单元阵列的左侧。在存储单元阵列与读出放大器之间，以及存储单元阵列与字线和板线驱动器之间，提供有一定空间。以后这个空间叫做“连接区”。

图2表示存储单元阵列的FeRAM单元的电路图。如图2中所示，FeRAM单元由两个晶体管和两个铁电电容器组成，作为2T2C单位单元。由2T2C构成的FeRAM单元，通过给铁电电容器施加两个不同极性的电压保持数据。在读出数据时，板线从地电压偏置到电源电压，从带有反转极性的铁电电容器来的电荷，和从带有非反转极性的铁电电容器来的电荷，被输出到一对位线上。然后，这对位线上的电压差被读出放大器放大并往外输出。

图3表示以上述方法形成的常规逻辑电路嵌入式FeRAM的横断面图，逻辑电路嵌入式FeRAM有3层接线结构。逻辑电路嵌入式FeRAM包括：安排有FeRAM单元的存储单元阵列区，安排有外围电路例如读出放大器，字线驱动器和板线驱动器的外围电路区，和形成在它们之间的连接区。

在存储单元阵列区中，铁电电容器由上电极、铁电薄膜和下电极组成，并被形成在包含第三金属接线的最上层铝接线层上。在连接区中，以斜线表示的伪电容器上由电极、铁电薄膜和下电极组成。伪电容器的作用是防止在连接区的光刻处理或干刻蚀处理中产生二维效应，例如邻近效应和图形疏密效应，从而使铁电电容器形成时，在整个存储单元阵列上具有预定的尺寸。

顺便说明，如上所述，存储单元阵列有处于铝接线层上的铁电电容器，并有由钨组成的接触插塞。当在高温(600℃至750℃)下退火以形成铁电电容器时，铝接线层被毁坏。所以，通常是在相对低的温度下采用晶体管生长法形成铁电电容器。在这种情况下，基本上是在450℃或更低的生长温度下形成铁电电容器，以保持接触插塞和铝接线的可靠性。一般来说，当作为铁电薄膜的PZT(Pb(Zr_x，Ti_1-x)O₃)薄膜的生长温度降低时，PZT的晶态会降级，铁电特性下降。

图4中的特性1(实线)表示PZT在450℃的生长温度下被形成时的铁电特性。在这种情况下，能形成较高极化强度的铁电电容器。特性2(虚线)表示PZT在430℃的生长温度下被形成时的铁电特性。在这种情况下，形成较低极化强度的铁电电容器。

图5表示试验用的存储单元阵列(它包含电压测量用的单元)的全部FeRAM单元的位线电压差。在图5中，以斑点的疏密方式表示位线电压从0V至大约1.3V。深色部分表示较大的位线电压差。每个FeRAM单元有在430℃的生长温度下制造的PZT薄膜。当位线电位有效期较大时，FeRAM单元有较大的位线电压差或工作容限。参考图5，FeRAM单元的工作容限在右侧区和中心区较大，FeRAM的工作容限在上侧区和左侧区较小。工作容限取决于铁电电容器的特性，如图4中所示。就是说，当极化强度像特性1那样高时，工作容限大，当极化强度像特性2那样低时，工作容限小。

与FeRAM单元的物理位置有关的工作容限的偏离，来源于FeRAM单元的特性差异，如图5中所示。可以认为，这种偏离是基于PZT薄膜形成时铁电电容器的下电极(它一般由铂(Pt)组成)的表面温度。

与上述内容有联系，一种半导体存储器被揭示在日本专利申请(JP-A-平4-168765)中。在这篇参考文献中，存储器由形成有多个存储单元的存储单元阵列组成，每个单元由一个存储晶体管和一个电容器，以及形成有多个外围电路晶体管的外围电路区组成。存储器形成在半导体衬底上。一组栅极薄膜平行地被安排在存储单元阵列区，有一预定的空间。因此，利用这些栅极，形成存储晶体管。一组栅极薄膜平行地被安排在外围电路区，有一预定的空间。因此，利用这些栅极，形成外围电路晶体管。伪接线也形成在外围电路区。存储单元阵列区中栅极薄膜之间的空间，基本上与外围电路区中的栅极薄膜之间，以及栅极与伪接线之间的空间相同。

还有，一种半导体器件被揭示在日本专利申请(JP-A-平11-74482)中。在这篇参考文献中，多个半导体器件形成在半导体衬底上的存储单元区上，有经过绝缘薄膜而堆叠起来的传热薄膜。伪图案有至少一层传热薄膜，并形成在比任一半导体器件更紧靠外围晶体管区的位置上。层间绝缘覆盖半导体器件和伪图案，并在存储单元区和外围晶体管区之间有一个倾斜部分。伪图案的一部分从层间绝缘膜暴露出来。

发明内容

因此，本发明的目的是提供一种半导体存储器和一种制造方法，其中，大工作容限的存储单元能在整个存储单元阵列区中形成。

在本发明的另一个方面，通过下列步骤获得一种制造半导体存储器的方法：(a)在半导体衬底上，通过层间绝缘薄膜，形成下电极薄膜；(b)在加热下电极层的同时，在下电极层上形成铁电薄膜；(c)在铁电薄膜上形成上电极薄膜；和(d)在存储单元阵列区形成铁电电容器，每个铁电电容器包括下电极薄膜，铁电薄膜和上电极薄膜。

这里，理想的是，下电极薄膜由包含铂，铱，氧化铱，钌，氧化钌的至少之一的金属形成。

还有，这种方法可进一步包括步骤：(e)在存储单元阵列区和存储单元阵列区外面的连接区，形成经过层间绝缘薄膜达至半导体衬底、并与下电极薄膜相连的传热路径。下电极薄膜经由传热路径被加热。在这种情况下，理想的是在每次形成层间绝缘薄膜部分时，形成经过一部分层间绝缘薄膜的路径的接触插塞。另外，可通过加热半导体衬底实现加热。

还有，理想的是，存储单元阵列区中的传热路径的密度实质上与连接区中的传热路径的密度相同。

还有，附加的传热路径可在连接区外面的外围电路区中的层间绝缘薄膜中形成，而与连接区中的传热路径相连。

还有，(b)形成步骤最好包括加热半导体衬底至450℃左右。

还有，(a)形成步骤可通过形成下电极以扩展至存储单元阵列区之外，而得以实现。

在本发明的另一方面，具有存储单元阵列区、外围电路区、和处于存储单元阵列区与外围电路区之间的连接区的半导体存储器，它包括：经过存储单元阵列区中的层间绝缘薄膜，形成在半导体衬底上的铁电电容器；和形成在连接区中的层间绝缘薄膜上的传热薄膜。传热薄膜经过从层间绝缘薄膜通过的传热路径，分别与半导体衬底相连。

这里，当铁电电容器的下电极层形成时，可形成传热薄膜层。在这种情况下，下电极层可由包含铂、铱、氧化铱、钌和氧化钌的至少之一的金属形成。

还有，半导体存储器，可进一步包括形成在存储单元阵列区和连接区中的半导体衬底上的MOS晶体管。每个铁电电容器可与形成在存储单元阵列中的MOS晶体管之一相连，每个传热薄膜可与形成在连接区中的MOS晶体管之一相连接。

还有，理想的是，铁电电容器的密度实质上和传热薄膜的密度相同。

还有，半导体存储器可进一步包括形成在外围电路区的附加传热薄膜。附加传热薄膜可与连接区中的任何传热路径相连。

半导体存储器可以是逻辑电路嵌入式FeRAM，或逻辑电路嵌入式非易失性SRAM。

在本发明的另一方面，通过下列步骤获得一种制造半导体存储器的方法：(a)在存储单元阵列区和存储单元阵列区外面的连接区中，形成MOS晶体管，其中，在存储单元阵列区中的MOS晶体管的密度实质上和连接区中的MOS晶体管的密度相同；(b)在形成传热路径的同时，形成覆盖MOS晶体管的层间绝缘薄膜，每个路径从一个MOS晶体管延伸经过层间绝缘薄膜；(c)在半导体衬底上，经过与传热路径相连的层间绝缘薄膜，形成下电极薄膜；(d)在加热下电极层的同时，在下电极层上形成铁电薄膜；(e)在铁电薄膜上形成上电极薄膜；和(f)在存储单元阵列区形成铁电电容器，每个铁电电容器包括下电极薄膜，铁电薄膜和上电极薄膜。

在本发明的另一方面，通过下列步骤获得一种制造半导体存储器的方法：(a)在存储单元阵列区和存储单元阵列区外面的连接区中，形成MOS晶体管，其中，在存储单元阵列区中的MOS晶体管的密度实质上和连接区中的MOS晶体管的密度相同；(b)在形成传热路径的同时，形成覆盖MOS晶体管的层间绝缘薄膜，每个路径从一个MOS晶体管延伸经过层间绝缘薄膜；(c)在半导体衬底上，经过与传热路径相连的层间绝缘薄膜，形成下电极薄膜；(d)在经过传热路径加热下电极层的同时，在下电极层上形成铁电薄膜；(e)在铁电薄膜上形成上电极薄膜；和(f)在存储单元阵列区形成铁电电容器，每个铁电电容器包括下电极薄膜，铁电薄膜和上电极薄膜。

这里，(b)形成步骤还可通过在连接区外面的外围电路区的层间绝缘薄膜中，形成与连接区中的传热路径相连的附加的传热路径来实现。

附图说明

图1是一个电路图，表示典型逻辑电路嵌入式FeRAM布局；

图2是逻辑电路嵌入式FeRAM的典型FeRAM单元电路图；

图3是常规逻辑电路嵌入式FeRAM的横断面图；

图4是表示依赖于铁电薄膜形成温度的不同铁电特性的图形；

图5是表示在常规逻辑电路嵌入式FeRAM中，在存储单元阵列的所有FeRAM单元中的位线电压差异的图形；

图6是根据本发明第一实施例的逻辑电路嵌入式FeRAM的横断面图；

图7A至7G是表示根据本发明第一实施例的逻辑电路嵌入式FeRAM制造过程的横断面图；

图8是表示根据本发明第二实施例的逻辑电路嵌入式非易失性SRAM布局的图形；

图9是表示根据本发明第二实施例的逻辑电路嵌入式非易失性SRAM的一个SRAM单元的电路图；

图10是表示根据本发明第二实施例的逻辑电路嵌入式非易失性SRAM的横断面图；

图11A至11H是表示根据本发明第二实施例的逻辑电路嵌入式非易失性SRAM制造过程的横断面图。

具体实施方案

下面，将参考附图，详细描述本发明的半导体器件及其制造方法。(实施例1)

根据本发明第一实施例的半导体存储器，涉及逻辑电路嵌入式FeRAM。

根据本发明第一实施例的半导体存储器，具有与图1中所示的常规逻辑电路嵌入式FeRAM相同的电路布局。就是说，逻辑电路嵌入式FeRAM在宏观上具有多个存储单元阵列。读出放大器在水平方向上安排在每个半导体存储器之间，字线驱动器和板线驱动器组安排在每两个存储单元阵列和三个读出放大器为一组的组之间。此外，X译码器安排在字线驱动器和板线驱动器组的顶上。Y译码器安排在三组字线驱动器和板线驱动器以及每两个存储单元阵列和三个读出放大器为一组的两个组的左侧。因此，连接区形成在存储单元阵列与读出放大器之间，以及存储单元阵列与字线驱动器和板线驱动器组之间。

根据本发明第一实施例的半导体存储器，有与图2中所示的FeRAM单元相同的电路。就是说，与图2所示的2T2C单位单元相同。FeRAM单元由两个晶体管和两个铁电电容器组成。在具有2T2C结构的FeRAM单元中，不同极性的电压加到两个铁电电容器上，用以存储数据。当数据读出时，板线上的电压从地电压增加至电源电压。此时，具有反转极性的电容器的电荷和具有非反转极性的电容器的电荷，被传递给一对位线。位线上的电压差由读出放大器放大并输出。

图6表示根据本发明第一实施例的，如上所述形成的逻辑电路嵌入式FeRAM横断面图。逻辑电路嵌入式FeRAM有三层接线结构，也就是，逻辑电路嵌入式FeRAM包括：安排有FeRAM单元的存储单元阵列区；安排有外围电路例如读出放大器、字线驱动器和板线驱动器的外围电路区；以及形成在存储单元阵列区与外围电路之间的连接区。

在存储单元阵列区中，铁电电容器70由下电极61，铁电薄膜62和上电极63组成，形成在最上面的用作接线50的接线层上，而接线50是外围电路区所必需的。伪电容器70a和70b在连接区中形成，具有与铁电电容器70相同的结构。此外，伪电电容器70c和70d在外围电路区的一部分中形成，具有与铁电电容器70相同的结构。

每个伪电容器70a，70b，70c和70d的下电极61通过“传热路径”热连接至硅衬底10，这一“传热路径”由下电极接触插塞51，第三接线50，第三接触插塞41，第二接线40，第二接触插塞31，第一接线30和第一接触插塞21组成。因此，传热路径使来自硅衬底10的热量传递至下电极61。

下面，参考表示根据本发明第一实施例的、每个逻辑电路嵌入式FeRAM制造过程的横断面图7A至7G，描述制造方法。

首先，如图7A中所示，CMOS晶体管形成在硅衬底10上。就是说，P阱11和N阱12形成在硅衬底10中，元件绝缘区13形成在连接区与外围电路区之间。然后，栅绝缘薄膜(未示)和栅极20形成在存储单元阵列区，连接区和外围电路区中。接着，用众所周知的方法，栅极20所用的n型扩散层14形成在P阱11中，栅极20所用的P型扩散层15形成在N阱12中。由此，CMOS晶体管的制造完成。在这种情况下，在连接区中形成的栅极20a作为伪栅极。

其次，如图7B中所示，形成第一层间绝缘薄膜22，并形成第一接触插塞21延伸到晶体管的扩散层，形成与第一接触插塞21相连接和第一接线30。例如，第一接触插塞21由钨组成，并连接CMOS晶体管和第一接线30。在连接区中形成第一接触插塞21a和21b，它们是伪接触插塞，用作在硅衬底10和第一接线30之间的热连接。层间绝缘薄膜22由硅氧化薄膜组成，作为覆盖CMOS晶体管的主要组成部分。第一接线30由铝组成，在FeRAM中形成的元件之间起连接作用。在连接区形成第一接线30a和30b，它们是伪接线，供传热之用。

其次，如图7C中所示，形成第二层间绝缘薄膜32和第二接触插塞31，以覆盖第一接线30。在第二层间绝缘薄膜32中形成第二接触插塞31，其与第一接线30连接。然后，在第二层间绝缘薄膜32上形成第二接线40。第二接触插塞31由钨组成，并将相应的第一接线30之一和相应的第二接线40之一连接起来。第二接触插塞31a和31b在连接区形成，作为提供第一接线30和第二接线40热连接的伪接触插塞。第二层间绝缘薄膜32由硅氧化物薄膜形成，其覆盖第一接线30。第二接线40由铝组成，并连接FeRAM中形成的元件。第二接线40a，40b，40c，40d，40e和40f是用于提供传热的伪接线。在连接区形成的任一第二接线40a，40b，40c和40d，直接地或通过硅衬底10，与在外围电路区中形成的第二接线40e和40f相连。

其次，如图7D中所示，形成第三层间绝缘薄膜42，其覆盖第二接线，并且，在第三层间绝缘薄膜42中形成第三接触插塞41，与第二接触插塞31连接的第二接线40相连接。然后，在第三层间绝缘薄膜42上形成第三接线50。第三接触插塞41由钨组成，连接相应的第二接线40和相应的第三接线50。在连接区形成的第三接触插塞41a和41b是提供第二接线40和第三接线50热连接的伪接触插塞。第三层间绝缘薄膜由硅氧化物薄膜组成，在第二接线40与第三接线50之间起绝缘作用。第三接线50由铝组成，连接FeRAM中形成的元件。第三接线50a，50b，50c和50d是传热的伪接线。第三接线50d扩展到外围电路区。在连接区形成的任一第三接线50a，50b，和50c直接地或通过硅衬底10与外围电路区的第三接线50d相连接。

其次，如图7E中所示，形成第四层间绝缘薄膜52以覆盖第三接线，在第四层间绝缘薄膜52中形成下电极接触插塞51。然后，用作铁电电容器70下电极61的Pt/TiN/Ti堆叠层60形成在第四层间绝缘薄膜52上。下电极接触插塞51由钨组成，将相应的第三接线50之一与堆叠层60连接。连接区的下电极接触插塞51a和51b以及外围电路区的下电极接触插塞51c和51d，是提供第三接线50和堆叠层60热连接的伪接触插塞。在连接区形成的下电极接触插塞51a和51b直接地或间接地与外围电路区形成的下电极接触插塞51c和51d连接。第四层间绝缘薄膜52由硅氧化物薄膜组成，在第三接线50和堆叠层60之间起绝缘作用。与上述堆叠层60不同，可利用Pt，Ir和氧化物(例如，IrO₂)，Ru和氧化物(例如，RuO₂)，堆叠薄膜Ir/Ti/TiN/Ti，堆叠层SrRuO₃/Pt/TiN/Ti等等作为堆叠层60的材料。

接着，当在上述堆叠层60形成的过程中，从硅衬底10背后加热衬底10时，铁电薄膜的PZT层被淀积在堆叠层60上。为了提高可靠性，元素例如La和Ca可少量地加到PZT薄膜上。来自硅衬底10后侧的热量，通过由第一接触插塞21，第一接线30，第二接触插塞31，第二接线40，第三接触插塞41，第三接线50以及与存储单元阵列区，连接区和外围电路区中的Pt/TiN/Ti堆叠薄膜60相接的下电极接触插塞51组成的传热路径进行传递。

利用这种方法，在存储单元阵列区和连接区形成的传热路径，在存储单元阵列区和连接区上具有近似一致的密度。因此，整个存储单元阵列区可近似均匀地进行加热。在这种方法中，与常规的示例不同，存储单元阵列区的外围部分决不会保留低的温度。结果，优异铁电特性的铁电层在整个存储单元阵列区形成。应当注意，传热路径的密度在外围电路区不是均匀的。因此，由于表面温度自连接区向外围电路区减少，所以，形成的铁电层的铁电特性较差。但是，由于在连接区和外围电路区形成的铁电电容器是伪电容器，所以，不影响FeRAM单元的性能。

其次，如图7F中所示，上电极层在铁电层上形成，然后形成图案。因此，上电极63形成。上电极63可由堆叠薄膜TiN/Ir，堆叠薄膜TiN/Al/TiN，和堆叠薄膜Pt/SrRuO₃组成。然后，对PZT层制作图案，以产生铁电薄膜62。接着，利用PZT薄膜62对堆叠层60制作图案以产生下电极61。因此，形成铁电电容器70，如图7G中所示。在连接区和外围电路区形成的铁电电容器70a，70b，70c和70d是提供热传递的伪电容器。

其次，如图6中所示，层间绝缘薄膜71形成，覆盖铁电电容器。然后，上电极触点在上电极63上的层间绝缘薄膜中形成。接着，板线触点72在外围电路区中形成。此后，板线层在层间绝缘薄膜71上形成，并形成图案。因此，形成板线。上电极触点由钨组成，连接相应的铁电电容器70之一和相应的与板线驱动器(未示)相连的板线之一。在连接区和外围电路区中形成的板线80a，80b，80c和80d是伪板线。

如上所述，根据本发明第一实施例的逻辑电路嵌入式FeRAM，传热路径被提供在存储单元阵列区与外围电路区之间形成的连接区中，具有基本上与存储单元阵列相同的结构。当PZT薄膜62被淀积作为铁电薄膜62时，热量从硅衬底10传递至作为下电极的Pt/TiN/Ti堆叠薄膜60。因此，与常规器件不同，存储单元阵列区近似均匀被加热，而存储单元阵列区的外围部分决不会保留低的温度。结果，可以在存储单元阵列区中形成铁电特性优良的PZT薄膜。

应当注意，在上述第一实施例中，传热路径形成在连接区和外围电路区部分中。但是，在铁电电容器70形成之后，传热路径不是必需的。因此，在形成铁电电容器70之后，可提供除去上述传热路径的处理。

另外，在上述第一实施例中，伪电容器形成在连接区和外围电路区中。上电极触点71和板线80形成，与伪电容器的上电极相连。但是，类似于后面将要描述的第二实施例，只有伪电容器的下电极在连接区和外围电路区中形成，上电极63的形成过程以及形成上电极触点和板线的过程可被省略。

此外，在上述第一实施例中，铁电电容器70在最上面的第三接线层上形成。但是，铁电电容器70形成的位置不限于本发明上述的位置，而是可以选择的。(实施例2)

根据本发明第二实施例的、涉及逻辑电路嵌入式非易失性SRAM和制造方法的半导体存储器和制造方法。

图8表示根据本发明第二实施例的、逻辑电路嵌入式非易失性SRAM的电路布局的一个例子。逻辑电路嵌入式非易失性SRAM有多个存储单元阵列。读出放大器在垂直方向上安排在每个存储单元阵列之间。字线驱动器安排在存储单元阵列和读出放大器的左侧，板线驱动器安排在存储单元阵列和读出放大器的右侧。此外，译码器安排在字线驱动器的左侧。输入/输出(I/O)电路安排在最下面的读出放大器的下端侧。连接区在存储单元阵列与读出放大器之间，存储单元阵列与字线驱动器之间以及存储单元阵列与板线驱动器之间形成。

图9表示上述存储单元阵列的非易失性SRAM单元电路图。非易失性SRAM单元包括六个晶体管和两个铁电电容器。由于非易失性SRAM单元的结构和操作是众所周知的，所以关于它的描述被省略。

图10表示根据本发明第二实施例的逻辑电路嵌入式非易失性SRAM的横断面图。逻辑电路嵌入式非易失性SRAM有4层接线结构，其组成有：安排有SRAM单元的存储单元阵列区；外围电路区，外围电路例如读出放大器，字线驱动器和板线驱动器安排在这里；以及连接区，它在存储单元阵列区和外围电路之间形成。

在存储单元阵列区中，铁电电容器70由下电极61，铁电薄膜62和上电极63组成，这个铁电电容器在最上面的接线上形成。此外，在连接区，只形成伪电容器的下电极61a和61b，具有与铁电电容器70相同的结构。另外，伪电容器的下电极61c和61d在外围电路区部分形成。伪电容器的下电极61a，61b，61c和61d对应于本发明的伪电极。

每个下电极61a，61b，61c和61d，通过由下电极接触插塞51，第四接线90，第四接触插塞81，第三接线50，第三接触插塞41，第二接线40，第二接触插塞31，第一接线30和第一接触插塞组成的“传热路径”，热连接至硅衬底10。

下面，参考横断面图11A至11H，描述根据本发明第二实施例的，逻辑电路嵌入式非易失性SRAM的制造方法。

首先，如图11A中所示，CMOS晶体管在硅衬底10上形成。就是说，P阱11和N阱12在硅衬底10中形成。然后，形成元件隔离区13。接着，栅绝缘薄膜(未示)和栅极20在衬底10上形成。此后，用众所周知的方法，形成栅极所用的n型扩散层14和P型扩散层15。因此，形成了CMOS晶体管。此时，在连接区形成的栅极20a，20b和20c以及在外围电路区形成的栅极20d是伪栅极。

其次，如图11B中所示，形成第一层间绝缘薄膜22以覆盖CMOS晶体管。接着，第一接触插塞21形成在第一层间绝缘薄膜22中，延伸到CMOS晶体管。然后，在第一层间绝缘薄膜22上形成第一接线层，并形成图案。因此，形成第一接线30。第一接触插塞21由钨组成，连接相应的CMOS晶体管之一和相应的第一接线30之一。在连接区形成的第一接触插塞21a，21b，21c和21d是提供硅衬底10和第一接线30热连接的伪接触插塞。此外，第一层间绝缘薄膜22由硅氧化物薄膜组成，在CMOS晶体管与第一接线30之间起绝缘作用。第一接线30由铝组成，连接非易失性SROM中的元件。在连接区中形成的第一接线30a，30b，30c和30d是提供传热的伪接线。

其次，如图11C中所示，形成第二层间绝缘薄膜32以覆盖第一接线30。接着，第二接触插塞31形成在层间绝缘薄膜32中，延伸到第一接线30。然后，第二接线层形成在第二层间绝缘薄膜32上，并形成图案。因此形成第二接线40。第二接触插塞31由钨组成，连接相应的第一接线30之一和相应的第二接线40之一。在外围电路区中形成的第二接触插塞31a，31b，和31c是提供第一接线30和第二接线40热连接的伪接触插塞。此外，第二层间绝缘薄膜32由硅氧化物薄膜组成，在第一接线30和第二接线40之间起绝缘作用。第二接线40由铝组成，连接非易失性SRAM中的元件。在连接区中形成的第二接线40a，40b和40c，以及在外围电路区中形成的第二接线40d，是提供传热的伪接线。

其次，如图11D中所示，形成第三层间绝缘薄膜42以覆盖第二接线40。接着，第三接触插塞41形成在第三层间绝缘薄膜42中，延伸到第二接线40。然后，第三接线层形成在第三层间绝缘薄膜42上形成，并形成图案。因此，形成第三接线50。第三接触插塞41由钨组成，连接相应的第二接线40之一和相应的第三接线50之一。在连接区中形成的第三接触插塞41a，41b，和41c是提供第二接线40和第三接线50热连接的伪接触插塞。此外，第三层间绝缘薄膜42由硅氧化物薄膜形成，在第二接线40和第三接线50之间起绝缘作用。第三接线50由铝组成，连接非易失性SRAM中的元件。连接区中的第三接线50a，50b，50c和50d以及外围电路区中形成的第三接线50e是提供传热的伪接线。连接区中的第三接线50a，50b，50c和50d直接地或间接地与第三接线50e相连接。

其次，如图11E中所示，第四层间绝缘薄膜82形成，覆盖第三接线，然后，第四接触插塞81在第四层间绝缘薄膜82中形成，延伸到第三接线50。而后，第四接线层形成在第四层间绝缘薄膜82上，并形成图案。因此，形成了第四接线90。第四接触插塞81由钨组成，连接相应的第三接线50之一和相应的第四接线90之一。在外围电路区(原文为连接区)中形成的第四接触插塞81a，81b是提供第三接线50和第四接线90热连接的伪接触插塞。此外，第四层间绝缘薄膜82由硅氧化物薄膜组成，在第三接线50和第四接线90之间起绝缘作用。第四接线90由铝组成，连接非易失性SRAM中的元件。连接区中形成的第四接线90a，90b和90c，以及从连接区扩展到外围电路区的第四接线90d是提供传热的伪接线。第四接线90a，90b和90c直接地或间接地与第四接线90d连接。

其次，如图11F中所示，形成第五层间绝缘薄膜52以覆盖第五接线90，然后，下电极接触插塞51形成在第五层间绝缘薄膜52中，延伸到第四接线90。用作铁电电容器70的下电极61的Ru/Ti/TiN/Ti堆叠层60，形成在第五层间绝缘薄膜52上。下电极接触插塞51由钨组成，连接相应的第四接线90之一和堆叠薄膜60。在连接区中形成的下电极接触插塞51a和51b，以及在外围电路区中形成的下电极接触插塞51c和5 1d，是提供第四接线90和堆叠薄膜60热连接的伪接触插塞。下电极接触插塞51a和51b直接地或间接地与下电极接触插塞51c和51d连接。此外，第五层间绝缘薄膜52由硅氧化物薄膜组成，在第四接线90和堆叠薄膜60之间起绝缘作用。作为堆叠薄膜60的材料，与上述材料不同，可使用Pt，Ir及其氧化物(例如IrO₂)，Ru和其氧化物(例如RuO₂)，Ir/Ti/TiN/Ti堆叠薄膜，SrRuO₃/Pt/TiN/Ti堆叠薄膜等等。

接着，在上述堆叠薄膜60形成的过程中，在整个硅衬底从硅衬底10侧面加热至410℃温度的同时，用作铁电薄膜的PZT层被淀积。所形成的PZT层厚度是250nm。在这种情况下，从硅衬底10侧面加入的热量，通过由第一接触插塞21，第一接线30，第二接触插塞31，第二接线40，第三接触插塞41，第三接线50，第四接触插塞81，第四接线90和下电极接触插塞51组成传热路径，传递至存储单元阵列区、连接区和外围电路区中的Ru/Ti/TiN/Ti堆叠层60。

此时，由于在存储单元阵列区和连接区中形成的传热路径具有基本上均匀的密度，所以，与常规的示例不同，存储单元阵列区几乎被均匀地加热，而存储单元阵列区的外围部分决不会保留低的温度。结果，能够在存储单元阵列区中形成铁电特性优良的PZT层。应当注意，与存储单元阵列区和连接区相比较，传热路径的密度在外围电路区中是不均匀的。因此，由于热量的倾斜是从连接区向外围电路区产生的，所以，形成铁电特性优良的PZT层。但是，在这些区形成的铁电电容器是伪电容器，故不影响SRAM单元的性能。

其次，如图11G中所示，上电极层形成在存储单元阵列区的PZT层上。然后，对上电极层制作图案，产生上电极63。在这种情况下，上电极没有形成在连接区和外围电路区中。上电极63可由TiN/Ru堆叠薄膜组成。

其次，如图13中所示，对PZT层制作图案。因此，铁电薄膜62形成在下电极层60上。接着，利用铁电薄膜62，对下电极层60制作图案。因此，形成下电极61。在这种方法中，铁电电容器70形成在存储单元阵列区中。与铁电电容器70的下电极61对应的部分61a，61b，61c和61d，作为伪电极被保留在连接区和外围电路区。

其次，如图10中所示，形成层间绝缘薄膜以覆盖铁电电容器70。接着，上电极接触插塞71形成在层间绝缘薄膜中，延伸到存储单元阵列区的上电极63。此外，板线触点72形成在外围电路区的层间绝缘薄膜中。然后，板线层形成在层间绝缘薄膜上，并形成图案。因此，形成了板线80。上电极触点71由钨组成，通过板线连接铁电电容器70和板线驱动器(看图8)。在非易失性SRAM的情况下，不形成任何伪板线触点和板线。

如上所述，根据本发明第二实施例的逻辑电路嵌入式非易失性SRAM，具有与存储单元阵列区相同的结构的传热路径，在存储单元阵列区与外围电路区之间的连接区中形成。当PZT层作为铁电薄膜62被淀积在堆叠薄膜60上时，热量从硅衬底10传递至堆叠薄膜60。因此，存储单元阵列区被均匀地加热，而与常规示例不同，不存在存储单元阵列区的外围部分保持低的温度的情况。结果，在存储单元阵列中，PZT薄膜以优良的铁电特性形成。

应当注意，在上述第二实施例中，传热路径形成在连接区和外围电路区中。但是，在铁电电容器形成之后，传热路径不是必需的，所以，在形成铁电电容器之后，可提供除去传热路径的处理。

此外，在上述第二实施例中，下电极作为伪电容器的伪电极，形成在连接区和外围电路区中，而不形成上电极63、上电极触点和板线。但是，与上述第一实施例类似，伪电容器可以形成在连接区和外围电路区中。此外，可以形成上电极触点71和板线80，与伪电容器的上电极相连。

而且，在上述第二实施例中，铁电电容器作为最上层，形成在第四接线上。但是，在本发明中，铁电电容器70形成的位置不限于上述位置，而是可以选择的。

如上所述，根据本发明，提供有半导体存储器和制造方法，其中，大工作容限的存储单元被形成在存储单元阵列的整个区域上。