具备高集成化的存储器阵列的薄膜磁性体存储器

摘要

一种具备高集成化的存储器阵列的薄膜磁性体存储器,与MTJ存储单元的行对应地配置读出字线(RWL)和写入字线(WWL),与MTJ存储单元的列对应地配置位线(BL)和基准电压布线(SL)。邻接的MTJ存储单元共有这些信号布线中的至少1条。其结果,由于可缓和在存储器阵列(10)的整体中配置的信号布线间距,可有效地配置MTJ存储单元,故可使存储器阵列(10)实现高集成化。

说明书

技术领域

本发明涉及薄膜磁性体存储器，更特定地说，涉及具备有磁隧道结(MTJ)的存储单元的随机存取存储器。

背景技术

作为能以低功耗来存储非易失性的数据的存储器，MRAM(磁随机存取存储器)器件正在引起人们的注意。MRAM器件是使用在半导体集成电路上形成的多个薄膜磁性体进行非易失性的数据存储、能对于薄膜磁性体的每一个进行随机存取的存储器。

特别是，已发表了近年来通过将利用了磁隧道结(MTJ)的薄膜磁性体作为存储单元来使用、MRAM装置的性能得到了飞跃的进步的情况。关于具备有磁隧道结的存储单元的MRAM器件，在“A 10ns Read andWrite Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell(在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列)”，ISSCC Digest ofTechnical Papers，TA7.2，Feb.2000.和“Nonvolatile RAM based onMagnetic Tunnel Junction Element(基于磁隧道结元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.等的技术文献中已公开了。

图88是示出具有磁隧道结部的存储单元(以下，也简单地称为「MTJ存储单元」)的结构的概略图。

参照图88，MTJ存储单元具备其电阻值根据存储数据的数据电平而变化的磁隧道结部MTJ和存取晶体管ATR。存取晶体管ATR由场效应晶体管形成，被结合在磁隧道结部MTJ与接地电压Vss之间。

对于MTJ存储单元来说，配置指示数据写入用的写入字线WWL、指示数据读出用的读出字线RWL和在数据读出时和数据写入时传递与存储数据的电平对应的电信号用的数据线、即位线BL。

图89是说明来自MTJ存储单元的数据读出工作的概念图。

参照图89，磁隧道结部MTJ具有有恒定方向的固定磁场的磁性体层(以下，也简单地称为「固定磁层」)FL和有自由磁场的磁性体层(以下，也简单地称为「自由磁层」)VL。在固定磁层FL与自由磁层VL之间配置用绝缘体膜形成的隧道势垒TB。在自由磁层VL中，根据存储数据的电平，以非易失性的方式写入与固定磁层FL相同的方向的磁场和与固定磁层FL不同的方向的磁场的某一方。

在数据读出时，存取晶体管ATR根据读出字线RWL的激活而被导通。由此，在位线BL～磁隧道结部MTJ～存取晶体管ATR～接地电压Vss的电流路径中，从未图示的控制电路流过作为恒定电流供给的读出电流Is。

磁隧道结部MTJ的电阻值根据固定磁层FL与自由磁层VL之间的磁场方向的相对关系而变化。具体地说，在固定磁层FL的磁场方向与写入到自由磁层VL中的磁场方向为相同的情况下，与两者的磁场方向不同的情况相比，磁隧道结部MTJ的电阻值变小。

因而，在数据读出时，由读出电流Is在磁隧道结部MTJ中产生的电压变化根据在自由磁层VL中存储的磁场方向而不同。由此如果在一度将位线BL预充电到规定的电压的状态后开始读出电流Is的供给，则利用位线BL的电压电平变化的监视，可读出MTJ存储单元的存储数据的电平。

图90是说明对于MTJ存储单元的数据写入工作的概念图。

参照图90，在数据写入时，读出字线RWL被非激活，存取晶体管ATR被关断。在该状态下，对自由磁层VL写入磁场用的数据写入电流分别流过写入字线WWL和位线BL。自由磁层VL的磁场方向由分别流过写入字线WWL和位线BL的数据写入电流的方向的组合来决定。

图91是说明数据写入时的数据写入电流的方向与磁场方向的关系的概念图。

参照图91，用横轴示出的磁场Hx表示由流过写入字线WWL的数据写入电流产生的磁场H(WWL)的方向。另一方面，在纵轴上示出的磁场Hy表示由流过位线BL的数据写入电流产生的磁场H(BL)的方向。

只在磁场H(WWL)与H(BL)的和到达图中示出的星形特性线的外侧的情况下，新写入在自由磁层VL中存储的磁场方向。即，在施加了与星形特性线的内侧的区域相当的磁场的情况下，不更新在自由磁层VL中存储的磁场方向。

因而，为了利用写入工作来更新磁隧道结部MTJ的存储数据，必须使电流流过写入字线WWL和～这两者。在磁隧道结部MTJ中一度存储的磁场方向、即存储数据，在进行新的数据写入之前的期间内，以非易失性的方式被保持。

在数据读出时，在位线BL中也流过读出电流Is。但是，一般来说，由于将读出电流Is设定为比上述的数据写入电流小约1～2数量级，故因读出电流Is的影响而在数据读出时错误地改写MTJ存储单元的存储数据的可能性很小。

在上述的技术文献中，公开了在半导体衬底上集成这样的MTJ存储单元、构成作为随机存取存储器的MRAM器件的技术。

图92是示出以集成方式配置成行列状的MTJ存储单元的概念图。

参照图92，通过在半导体衬底上将MTJ存储单元配置成行列状，可实现高集成化的MRAM器件。在图92中，示出将MTJ存储单元配置成n行×m列(n、m：自然数)的情况。

如已说明的那样，对于各MTJ存储单元，必须配置位线BL、写入字线WWL和读出字线RWL。因而，对于配置成行列状的n×m个MTJ存储单元，必须配置n条写入字线WWL1～WWLn和读出字线RWL1～RWLn以及m条位线BL1～BLm。即，必须成为设置分别与读出工作和写入工作对应的、独立的字线的结构。

图93是在半导体衬底上配置的MTJ存储单元的结构图。

参照图93，在半导体主衬底SUB上的p型区PAR中形成存取晶体管ATR。存取晶体管ATR具有作为n型区的源/漏区110、120和栅130。源/漏区110经在第1金属布线层M1中形成的金属布线与接地电压Vss结合。使用在第2金属布线层M2中形成的金属布线作为写入字线WWL。此外，在第3金属布线层M3中设置位线BL。

磁隧道结部MTJ配置在设置写入字线WWL的第2金属布线层M2与设置位线BL的第3金属布线层M3之间。存取晶体管ATR的源/漏区120经在接触孔中形成的金属膜150、第1和第2金属布线层M1和M2以及阻挡金属140与磁隧道结部MTJ导电性地结合。阻挡金属140是为了导电性地结合磁隧道结部MTJ与金属布线之间而设置的缓冲材料。

如已说明的那样，在各MTJ存储单元中，作为独立的布线，设置读出字线RWL和写入字线WWL。此外，必须在数据写入时在写入字线WWL和位线BL中流过发生规定值以上的大小的磁场用的数据写入电流。因而，使用金属布线来形成位线BL和写入字线WWL。

另一方面，读出字线RWL是为了控制存取晶体管ATR的栅电压而设置的，没有必要以积极的方式流过电流。因而，从提高集成度的观点来看，不是新设置独立的金属布线层、而是在与栅130为同一的布线层中使用多晶硅层或多晶硅硅化物(policide)结构来形成读出字线RWL。

这样，因为在数据读出和数据写入中必要的布线很多，故在半导体衬底上以集成的方式配置MTJ存储单元的情况下，存在因这些布线的配置空间的关系而使单元尺寸变得大型化的问题。

此外，为了谋求MTJ存储单元的集成化，必须减小布线的间距或增加布线层的数目，导致了因处理工序的复杂化引起的制造成本的上升。

再者，因为布线数和布线层数很多，不得不采用分别在字线与位线的交点处配置MTJ存储单元的所谓的交叉点配置，故难以充分地确保在数据读出和数据写入的工作容限。

此外，在数据写入时，必须在位线BL中流过较大的数据写入电流，而且，根据写入数据的电平，必须控制该数据写入电流的方向。因此，也存在控制数据写入电流用的电路变得复杂的问题。

发明内容

本发明的目的在于，在具有MTJ存储单元的MRAM器件中，削减在存储器阵列的整体中配置的布线数，谋求MRAM器件的高集成化。

如果将本发明归纳起来，则它是一种薄膜磁性体存储器，具备存储器阵列、多条读出字线、多条数据线、多条写入字线和多条基准电压布线。存储器阵列的具有配置成行列状的多个磁性体存储单元的每一个包括：磁存储部，其电阻值根据由第1和第2数据写入电流写入的存储数据的电平而变化；以及存储单元选择门，用来在数据读出时使数据读出电流(Is)通过上述磁存储部。多条读出字线与上述磁性体存储单元的行对应地设置，用来在上述数据读出时根据行选择结果使对应的上述存储单元选择门工作。多条数据线与上述磁性体存储单元的列对应地设置，用来在数据写入时和上述数据读出时分别流过上述第1数据写入电流和上述数据读出电流。多条写入字线上述行对应地设置，为了在上述数据写入时流过上述第2数据写入电流，根据行选择结果有选择地被激活。多条基准电压布线与行和上述列的某一个对应地设置，供给在上述数据读出时使用的基准电压。邻接的上述磁性体存储单元共有上述多条写入字线、上述多条读出字线、上述多条数据线和上述多条基准电压布线中的至少1个中的对应的1条。

因而，本发明的主要的优点是，在具备使用写入字线、读出字线、数据线和基准电压布线进行数据读出和数据写入的磁性体存储单元的薄膜磁性体存储器中，可削减在存储器阵列中设置的布线数。其结果，可使存储器阵列实现高集成化、削减芯片面积。

按照本发明的另一方面，是一种薄膜磁性体存储器，具备存储器阵列、多条读出字线、多条数据线、多条写入字线和字线电流控制电路。存储器阵列具有配置成行列状的多个磁性体存储单元。上述多个磁性体存储单元的每一个包括：磁存储部，其电阻值根据由第1和第2数据写入电流写入的存储数据的电平而变化；以及存储单元选择门，用来在数据读出时使数据读出电流通过上述磁存储部。多条读出字线与上述磁性体存储单元的行对应地设置，在上述数据读出时根据行选择结果使对应的上述存储单元选择门工作。多条数据线与上述磁性体存储单元的列对应地设置，在数据写入时和上述数据读出时分别流过上述第1数据写入电流和上述数据读出电流。多条写入字线与上述行对应地设置，为了在上述数据写入时流过上述第2数据写入电流，根据行选择结果有选择地被激活。字线电流控制电路结合在数据读出中使用的基准电压(Vss)与上述多条写入字线。邻接的上述磁性体存储单元共有上述多条写入字线、上述多条读出字线和上述多条数据线中的至少1个中的对应的1条。

因而，可削减在配置使用写入字线、读出字线和数据线进行数据读出和数据写入的磁性体存储单元的存储器阵列中设置的布线数。其结果，可使存储器阵列实现高集成化、削减芯片面积。

按照本发明的又一方面，是一种薄膜磁性体存储器，具备存储器阵列、多条读出字线、多条信号布线、读出写入控制电路、多条写入字线和多个控制开关。存储器阵列具有配置成行列状的多个磁性体存储单元。上述多个磁性体存储单元的每一个包括：磁存储部，其电阻值根据由第1和第2数据写入电流写入的存储数据的电平而变化；以及存储单元选择门，用来在数据读出时使数据读出电流(Is)通过上述磁存储部。多条读出字线与上述磁性体存储单元的行对应地设置，在上述数据读出时根据行选择结果使对应的上述存储单元选择门工作。多条信号布线与上述磁性体存储单元的列对应地设置。在行方向上邻接的上述磁性体存储单元共有上述多条信号布线中的对应的1条。读出写入控制电路在数据写入时和上述数据读出时将上述第1数据写入电流和上述数据读出电流供给上述信号布线。多条写入字线与上述行对应地设置，为了在上述数据写入时流过上述第2数据写入电流，根据行选择结果有选择地被激活。多个控制开关分别与上述多条信号布线对应地设置，导电性地结合在上述数据读出中使用的基准电压与上述多条信号布线中的对应的1条。上述多个控制开关将与各上述磁性体存储单元对应的2条上述信号布线中的根据上述列选择结果被选择的1条与上述基准电压结合。

在这样的薄膜磁性体存储器中，可削减共有布线的布线数、在存储器阵列中配置使用同时具有写入字线、读出字线、数据线和基准电压布线的功能的共有布线进行数据读出和数据写入的磁性体存储单元。其结果，可使存储器阵列实现高集成化、削减芯片面积。

按照本发明的又一方面，是一种薄膜磁性体存储器，具备存储器阵列、多条写入字线、多条读出字线、多条写入数据线和多条读出数据线。存储器阵列具有配置成行列状的多个磁性体存储单元。多个磁性体存储单元的每一个包括：磁存储部，其电阻值根据在由第1和第2数据写入电流施加的数据写入磁场比规定磁场大的情况下写入的存储数据的电平而变化；以及存储单元选择门，用来在数据读出时使数据读出电流(Is)通过上述磁存储部。多条写入字线与上述行对应地设置，为了在数据写入时流过上述第2数据写入电流，根据行选择结果有选择地被激活。多条读出字线与上述磁性体存储单元的行对应地设置，在数据读出时根据行选择结果使对应的上述存储单元选择门工作。多条写入数据线与上述磁性体存储单元的列对应地设置，用来在上述数据写入时流过上述第2数据写入电流。多条读出数据线与上述磁性体存储单元的列对应地设置，在数据读出时流过数据读出电流。邻接的磁性体存储单元共有多条写入字线、多条读出字线、多条读出数据线和多条写入数据线中的至少1个中的对应的1条。

在这样的薄膜磁性体存储器中，可削减在配置使用写入字线、读出字线、写入数据线和读出数据线进行数据读出和数据写入的磁性体存储单元的存储器阵列中设置的布线数。其结果，可使存储器阵列实现高集成化、削减芯片面积。

通过参照附图的后述的本发明的详细的说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。

附图说明

图1是示出本发明的实施例1的MRAM器件1的整体结构的概略框图。

图2是示出实施例1的MTJ存储单元与信号布线之间的连接关系的电路图。

图3是说明对于实施例1的存储单元的数据写入和数据读出的时序图。

图4是说明实施例1的存储单元的配置的结构图。

图5是示出实施例1的存储器阵列10的结构的框图。

图6是示出实施例1的变形例1的存储器阵列10的结构的框图。

图7是示出实施例1的变形例2的存储器阵列10的结构的框图。

图8A和图8B是说明写入字线WWL的配置的结构图。

图9是示出实施例1的变形例3的存储器阵列10的结构的框图。

图10是示出实施例1的变形例4的存储器阵列10的结构的框图。

图11是示出实施例1的变形例5的存储器阵列10和外围电路的结构的框图。

图12是示出与共同布线控制晶体管CCT的导通/关断对应的共同布线SBL的工作的时序图。

图13是示出实施例2的存储器阵列10和外围电路的结构的框图。

图14是示出数据写入电路50w和数据读出电路50r的结构的电路图。

图15是示出实施例2的变形例1的存储器阵列10和外围电路的结构的框图。

图16是示出实施例2的变形例2的存储器阵列10和外围电路的结构的框图。

图17是示出数据读出电路50r的结构的电路图。

图18是示出实施例3的存储单元与信号布线之间的连接关系的电路图。

图19是说明实施例3的存储单元的配置的结构图。

图20是示出实施例3的存储器阵列10的结构的框图。

图21是示出实施例3的变形例1的存储器阵列10的结构的框图。

图22是示出实施例3的变形例2的存储器阵列10的结构的框图。

图23是示出实施例3的变形例3的存储器阵列10的结构的框图。

图24是示出实施例3的变形例4的存储器阵列10的结构的框图。

图25是示出实施例3的变形例5的存储器阵列10和外围电路的结构的框图。

图26是示出实施例3的变形例6的存储器阵列10和外围电路的结构的框图。

图27是示出实施例3的变形例7的存储器阵列10和外围电路的结构的框图。

图28是示出实施例3的变形例8的存储器阵列10和外围电路的结构的框图。

图29是示出实施例4的存储单元与信号布线之间的连接关系的电路图。

图30是说明实施例4的存储单元的配置的结构图。

图31是示出实施例4的存储器阵列10的结构的框图。

图32是示出实施例4的变形例1的存储器阵列10的结构的框图。

图33是示出实施例4的变形例2的存储器阵列10的结构的框图。

图34是示出实施例4的变形例3的存储器阵列10的结构的框图。

图35是示出实施例4的变形例4的存储器阵列10的结构的框图。

图36是示出实施例4的变形例5的存储器阵列10的结构的框图。

图37是示出实施例4的变形例6的存储器阵列10和外围电路的结构的框图。

图38是示出实施例4的变形例7的存储器阵列10和外围电路的结构的框图。

图39是示出实施例4的变形例8的存储器阵列10和外围电路的结构的框图。

图40是示出实施例5的存储单元与信号布线之间的连接关系的电路图。

图41是说明实施例5的存储单元的配置的结构图。

图42是示出实施例5的存储器阵列10的结构的框图。

图43是示出实施例5的变形例1的存储器阵列10的结构的框图。

图44是示出实施例5的变形例2的存储器阵列10的结构的框图。

图45是示出实施例5的变形例3的存储器阵列10的结构的框图。

图46是示出实施例5的变形例4的存储器阵列10的结构的框图。

图47是示出实施例5的变形例5的存储器阵列10的结构的框图。

图48是示出实施例5的变形例6的存储器阵列10和外围电路的结构的框图。

图49是示出实施例5的变形例7的存储器阵列10和外围电路的结构的框图。

图50是示出实施例5的变形例8的存储器阵列10和外围电路的结构的框图。

图51是示出实施例6的MTJ存储单元与信号布线之间的连接关系的电路图。

图52是说明实施例6的MTJ存储单元的配置的结构图。

图53是示出实施例6的存储器阵列10的结构的框图。

图54是示出实施例6的变形例1的存储器阵列10的结构的框图。

图55是示出实施例6的变形例2的存储器阵列10的结构的框图。

图56是示出实施例6的变形例3的存储器阵列10的结构的框图。

图57是示出实施例6的变形例4的存储器阵列10和外围电路的结构的框图。

图58是示出实施例6的变形例5的存储器阵列10和外围电路的结构的框图。

图59是示出实施例6的变形例6的存储器阵列10和外围电路的结构的框图。

图60是示出实施例7的存储单元与信号布线之间的连接关系的电路图。

图61是说明实施例7的存储单元的配置的结构图。

图62是示出实施例7的存储器阵列10的结构的框图。

图63是示出实施例7的变形例1的存储器阵列10的结构的框图。

图64是示出实施例7的变形例2的存储器阵列10的结构的框图。

图65是示出实施例7的变形例3的存储器阵列10的结构的框图。

图66是示出实施例7的变形例4的存储器阵列10和外围电路的结构的框图。

图67是示出实施例7的变形例5的存储器阵列10和外围电路的结构的框图。

图68是示出实施例7的变形例6的存储器阵列10和外围电路的结构的框图。

图69是示出实施例8的存储单元与信号布线之间的连接关系的电路图。

图70是说明对于实施例8的MTJ存储单元的数据写入和数据读出的时序图。

图71是说明实施例8的MTJ存储单元的配置的结构图。

图72是示出实施例8的存储器阵列10的结构的框图。

图73是示出实施例8的变形例1的存储器阵列10的结构的框图。

图74是示出实施例8的变形例2的存储器阵列10的结构的框图。

图75是示出实施例8的变形例3的存储器阵列10的结构的框图。

图76是示出实施例8的变形例4的存储器阵列10和外围电路的结构的框图。

图77是示出实施例8的变形例5的存储器阵列10和外围电路的结构的框图。

图78是示出实施例8的变形例6的存储器阵列10和外围电路的结构的框图。

图79是示出实施例9的存储单元与信号布线之间的连接关系的电路图。

图80是说明实施例9的MTJ存储单元的配置的结构图。

图81是示出实施例9的存储器阵列10的结构的框图。

图82是示出实施例9的变形例1的存储器阵列10的结构的框图。

图83是示出实施例9的变形例2的存储器阵列10的结构的框图。

图84是示出实施例9的变形例3的存储器阵列10的结构的框图。

图85是示出实施例9的变形例4的存储器阵列10和外围电路的结构的框图。

图86是示出实施例9的变形例5的存储器阵列10和外围电路的结构的框图。

图87是示出实施例9的变形例6的存储器阵列10和外围电路的结构的框图。

图88是示出具有磁隧道结部的存储单元的结构的概略图。

图89是说明来自MTJ存储单元的数据读出工作的概念图。

图90是说明对于MTJ存储单元的数据写入工作的概念图。

图91是说明数据写入时的数据写入电流的方向与磁场方向的关系的概念图。

图92是示出以集成的方式配置成行列状的MTJ存储单元的概念图。

图93是在半导体衬底上配置的MTJ存储单元的结构图。

具体实施方式

以下，参照附图详细地说明本发明的实施例。

实施例1

参照图1，本发明的实施例1的MRAM器件1响应于来自外部的控制信号CMD和地址信号ADD进行随机存取，进行写入数据DIN的输入和读出数据DOUT的输出。

MRAM器件1具备：响应于控制信号CMD来控制MRAM器件1的整体工作的控制电路5；以及具有配置成行列状的多个MTJ存储单元(以下，也简单地称为「存储单元」)的存储器阵列10。存储器阵列10的结构在后面详细地说明，但与MTJ存储单元的行(以下，也简单地称为「存储单元行」)对应地配置多条写入字线WWL和读出字线RWL，与MTJ存储单元的列(以下，也简单地称为「存储单元列」)对应地配置多条位线BL和基准电压布线SL。

MRAM器件1还具备：行译码器20，根据由地址信号ADD示出的行地址RA的译码结果，进行存储器阵列10中的行选择；列译码器25，根据由地址信号ADD示出的列地址CA的译码结果，进行存储器阵列10中的列选择；字线驱动器30，用来根据行译码器20的行选择结果有选择地激活读出字线RWL和写入字线WWL；字线电流控制电路40，用来在数据写入时在写入字线WWL中流过数据写入电流；读出/写入控制电路50、60，用来在数据读出和数据写入时分别流过数据写入电流和读出电流。

读出/写入控制电路50、60控制存储器阵列10的两端部的位线BL的电压电平，在位线BL中流过用来分别进行数据写入和数据读出的数据写入电流和读出电流。

存储单元的结构和工作

参照图2，对于实施例1的MTJ存储单元，设置读出字线RWL、写入字线WWL、位线BL和基准电压布线SL。

存储单元包含串联地结合的磁隧道结部MTJ和存取晶体管ATR。如已说明的那样，代表性地应用在半导体衬底上形成的场效应晶体管、即MOS晶体管作为存取晶体管ATR。

存取晶体管ATR的栅与读出字线RWL结合。如果读出字线RWL被激活为选择状态(高电平，电源电压Vcc)，则存取晶体管ATR导通，导电性地结合磁隧道结部MTJ与基准电压布线SL。基准电压布线SL供给接地电压Vss。将磁隧道结部MTJ导电性地结合在位线BL与存取晶体管ATR之间。

因而，响应于存取晶体管ATR的导通，形成位线BL～磁隧道结部MTJ～存取晶体管ATR～基准电压布线SL的电流路径。通过使读出电流Is流过该电流路径，在位线BL上产生与磁隧道结部MTJ的存储数据的电平对应的电压变化。

另一方面，在读出字线RWL被非激活为非选择状态(低电平，接地电压Vss)的情况下，存取晶体管ATR被关断，导电性地隔断位线BL与存取晶体管ATR之间。

与读出字线RWL平行地、接近于磁隧道结部MTJ设置写入字线WWL。在数据写入时，在写入字线WWL和位线BL中流过数据写入电流。利用由这些数据写入电流分别产生的磁场的和改写存储单元的存储数据的电平。

其次，使用图3，说明对于实施例1的存储单元的数据写入和数据读出。

首先，说明数据写入时的工作。

字线驱动器30根据行译码器20的行选择结果，将与选择行对应的写入字线WWL的电压驱动为选择状态(高电平)。在非选择行中，将写入字线WWL的电压电平维持为非选择状态(低电平)。

读出字线RWL在数据写入时不被激活，维持为非选择状态(低电平)。由于利用字线电流控制电路40将各写入字线WWL与接地电压Vss结合，故在选择行的写入字线WWL中流过数据写入电流Ip。另一方面，在非选择行的写入字线WWL中不流过数据写入电流。

读出/写入控制电路50和60通过控制存储器阵列10两端的位线BL的电压，产生与写入数据的数据电平对应的方向的数据写入电流。例如，在写入“1”的存储数据的情况下，将读出/写入控制电路60侧的位线电压设定为高电压状态(电源电压Vcc)，将相反一侧的读出/写入控制电路50侧的位线电压设定为低电压状态(接地电压Vss)。由此，在从读出/写入控制电路60朝向50的方向上，数据写入电流+Iw流过位线BL。另一方面，在写入“0”的存储数据的情况下，将读出/写入控制电路50侧和60侧的位线电压分别设定为高电压状态(电源电压Vcc)和低电压状态(接地电压Vss)，在从读出/写入控制电路50朝向60的方向上，数据写入电流-Iw流过位线BL。

此时，没有必要使数据写入电流±Iw流过各位线BL，读出/写入控制电路50和60根据列译码器25的列选择结果，可这样来控制上述的位线BL的电压，使数据写入电流±Iw有选择地流过与选择列对应的至少1条位线。

这样，通过设定数据写入电流Ip和±Iw的方向，在数据写入时，根据被写入的存储数据的电平“1”、“0”，选择反方向的数据写入电流+Iw和-Iw的某一方，将写入字线WWL的数据写入电流Ip与数据电平无关地固定为恒定方向，由此，可始终使流过写入字线WWL的数据写入电流Ip的方向为恒定。其结果，如以下所说明的那样，可简化字线电流控制电路40的结构。

其次，说明数据读出时的工作。

在数据读出时，字线驱动器30根据行译码器20的行选择结果，将与选择行对应的读出字线RWL的电压驱动为选择状态(高电平)。在非选择行中，将读出字线RWL的电压电平维持为非选择状态(低电平)。在数据写入时写入字线WWL不被激活，维持为非选择状态(低电平)。

在数据读出之前，例如将位线BL预充电为高电压状态(电源电压Vcc)。如果从该状态起开始数据读出，在选择行中将读出字线RWL激活为高电平，则对应的存取晶体管ATR导通。

与此对应，在存储单元中，经存取晶体管ATR在供给接地电压Vss的基准电压布线SL与位线BL之间形成读出电流Is的电流路径。利用读出电流Is在位线BL中产生根据存储单元的存储数据的数据电平而不同的电压降。在图3中，在作为一例存储的数据电平为“1”的情况下，如果将固定磁层FL与自由磁层VL磁场方向定为相同，则在存储数据为“1”的情况下，位线BL的电压降ΔV1小，在存储数据为“0”的情况下的位线BL的电压降ΔV2比ΔV1大。通过检测这些电压降ΔV1和ΔV2的差，可读出在存储单元中已被存储的数据的电平。

在数据读出时，为了流过数据写入电流Ip，必须将基准电压布线SL的电压电平设定为接地电压Vss。另一方面，在数据写入时，由于存取晶体管ATR被关断，故基准电压布线SL不会对磁隧道结部MTJ产生特别的影响。因此，与数据读出时相同，可将基准电压布线SL的电压电平设定为接地电压Vss。因而，使基准电压布线SL成为与供给接地电压Vss的节点结合的形态即可。

参照图4，在半导体主衬底SUB上的p型区PAR中形成存取晶体管ATR。将基准电压布线SL配置在第1金属布线层M1中，与存取晶体管ATR的源/漏区110导电性地结合。此外，基准电压布线SL在半导体衬底上的某一个节点中，与供给接地电压Vss的节点结合。

另一方的源/漏区120经由在第1金属布线层M1和第2金属布线层M2中设置的金属布线、在接触孔中形成的金属膜150和阻挡金属140，与磁隧道结部MTJ结合。接近于磁隧道结部在第2金属布线层M2中设置写入字线WWL。在与存取晶体管ATR的栅130为同一的层中配置读出字线RWL。

在第3金属布线层M3中配置位线BL，使其与磁隧道结部MTJ导电性地结合。

存储器阵列中的信号线的共有

参照图5，实施例1的存储器阵列10具有配置成行列状的多个存储单元MC。在实施例1的结构中，与各存储单元行对应地配置读出字线RWL和写入字线WWL，与各存储单元列对应地配置位线BL和基准电压布线SL。沿行方向配置读出字线RWL和写入字线WWL。沿列方向配置位线BL和基准电压布线SL。

在行方向上邻接的存储单元共有同一基准电压布线SL。例如，属于第1和第2存储单元列的存储单元组共有1条基准电压布线SL1。对于其它的存储单元列，也同样地配置基准电压布线SL。由于基本上对基准电压布线SL供给恒定电压(在本实施例中，是接地电压Vss)，故可以这种方式来共有，而不进行特别的电压控制。

字线电流控制电路40将各写入字线WWL与接地电压Vss结合。由此，在将写入字线WWL激活为选择状态(高电平，电源电压Vcc)的情况下，可在各写入字线中流过数据写入电流Ip。

再有，以下，在总括地表示写入字线、读出字线、位线和基准电压布线的情况下，分别使用符号WWL、RWL、BL和SL，在表示特定的写入字线、读出字线、位线和基准电压布线的情况下，对这些符号附加添加字，如RWL1、WWL1那样来表示。

通过在行方向上邻接的存储单元间共有基准电压布线SL，可削减在存储器阵列10整体中配置的布线数。其结果，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例1的变形例1

参照图6，在实施例1的变形例1的存储器阵列10中，在行方向上邻接的存储单元共有同一位线BL。例如，属于第1和第2存储单元列的存储单元组共有1条位线BL1。对于其它的存储单元列，也同样地配置位线BL。

但是，如果多个存储单元MC与同一位线BL对应地成为数据读出或数据写入的对象，则发生数据冲突，产生MRAM器件的误操作。因而，在实施例1的变形例1的存储器阵列10中，对于存储单元行和存储单元列的每一个，隔开1行和1列配置存储单元MC。以下，也将存储器阵列10中的这样的存储单元的配置称为「交替配置」。另一方面，在每个存储单元列中配置基准电压布线SL。

由于其它的部分的结构、数据读出及数据写入时的各存储单元的工作与实施例1相同，故不重复进行详细的说明。

通过作成这样的结构，可缓和存储器阵列10中的位线BL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例1的变形例2

参照图7，在实施例1的变形例2的存储器阵列10中，在列方向上邻接的存储单元共有同一写入字线WWL。例如，属于第1和第2存储单元行的存储单元组共有1条写入字线WWL1。对于其它的存储单元行，也同样地配置写入字线WWL。

在此，为了正常地进行数据写入，必须不存在多个配置在同一写入字线WWL与同一位线BL的交点处的存储单元MC。因而，与实施例1的变形例1相同，交替地配置存储单元MC。

在图7中，示出了在每个存储单元列中配置基准电压布线SL的结构，但也可与图5的结构同样地作成在每个由邻接的2个存储单元列形成的存储单元列的组中共有基准电压布线SL的结构。

由于其它的部分的结构、数据读出及数据写入时的各存储单元的工作与实施例1相同，故不重复进行详细的说明。

通过作成这样的结构，可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

此外，利用写入字线WWL的布线间距的缓和，可更宽地确保写入字线WWL的布线宽度。由此，还产生以下所述的效果。

在图8A中示出与图5和图6的结构对应的存储单元的结构。在图8A的结构中，由于邻接的存储单元列间不共有写入字线WWL，故难以确保写入字线WWL的布线宽度。

如已说明的那样，在数据写入时，必须使数据写入电流流过位线BL和写入字线WWL这两者中。由于经布线层间绝缘膜将写入字线WWL配置在与磁隧道结部MTJ之间，故在高度方向上的写入字线WWL与磁隧道结部MTJ之间的距离比位线BL与磁隧道结部MTJ之间的距离大。因而，在数据写入时，为了在磁隧道结部MTJ中产生相同的强度的磁场，对于与磁隧道结部MTJ之间的距离大的写入字线WWL，必须流过更大的电流。

另一方面，在形成写入字线WWL的金属布线中，如果电流密度过大，则由于被称为电迁移的现象而存在发生断线或布线间短路的可能。因而，希望减小写入字线WWL的电流密度。

在图8B中示出与图7的结构对应的存储单元的结构。在图8B的结构中，由于邻接的存储单元列间共有写入字线WWL，故可使用2行存储单元行的配置空间来配置写入字线WWL。因而，可加宽各写入字线WWL的布线宽度，确保至少比位线BL宽的布线宽度、即确保大的剖面面积。其结果，可抑制写入字线WWL中的电流密度，可提高MRAM器件的可靠性。

此外，利用抗电迁移的性能高的材料形成与磁隧道结部MTJ之间的距离大的金属布线(在图8A和图8B中，写入字线WWL)这一点在可靠性的提高方面也有效果。例如，在用铝合金(Al合金)来形成其它的金属布线的情况下，利用铜(Cu)来形成必须考虑抗电迁移的性能的金属布线即可。

实施例1的变形例3

参照图9，在实施例1的变形例3的存储器阵列10中，在列方向上邻接的存储单元共有同一读出字线RWL。例如，属于第1和第2存储单元行的存储单元组共有1条读出字线RWL1。对于其它的存储单元行，也同样地配置读出字线RWL。

在此，为了正常地减小数据读出，被同一读出字线RWL选择的多个存储单元MC必须不同时与同一位线BL结合。因而，与实施例1的变形例1的情况相同，交替地配置存储单元MC。

示出了在每个存储单元列中配置基准电压布线SL的结构，但也可与图5的结构同样地作成在每个由邻接的2个存储单元列形成的存储单元列的组中共有基准电压布线SL的结构。

由于其它的部分的结构、数据读出及数据写入时的各存储单元的工作与实施例1相同，故不重复进行详细的说明。

通过作成这样的结构，可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例1的变形例4

参照图10，在实施例1的变形例4的存储器阵列10中，与实施例1的变形例同样，在列方向上邻接的存储单元共有同一写入字线WWL。例如，属于第1和第2存储单元行的存储单元组共有1条写入字线WWL1。对于其它的存储单元行，也同样地配置写入字线WWL。

再者，在列方向上邻接的存储单元共有读出字线RWL。例如，属于第2和第3存储单元行的存储单元组共有读出字线RWL2。对于以后的存储单元行，也同样地配置读出字线RWL。

如已说明的那样，为了正常地进行数据读出和数据写入，被1条读出字线RWL选择的多个存储单元MC必须不同时与位线BL结合和被1条写入字线WWL同时选择的多个存储单元MC必须不同时从同一位线BL供给数据写入磁场。因而，在实施例1的变形例4中也交替地配置存储单元MC。

示出了在每个存储单元列中配置基准电压布线SL的结构，但也可与图5的结构同样地作成在每个由邻接的2个存储单元列形成的存储单元列的组中共有基准电压布线SL的结构。

由于其它的部分的结构、数据读出及数据写入时的各存储单元的工作与实施例1相同，故不重复进行详细的说明。

通过作成这样的结构，可缓和存储器阵列10中的写入字线WWL和读出字线RWL的布线间距。其结果，可有效地配置存储单元MC，与实施例1的变形例2和3的情况相比，可进一步使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

此外，与实施例1的变形例2的情况相同，可提高写入字线WWL的抗电迁移的性能，可提高MRAM器件的的可靠性。

实施例1的变形例5

参照图11，在实施例1的变形例5的存储器阵列10中，将基准电压布线SL和位线BL统一合成为共同布线SBL。共同布线SBL分别与存储单元列对应的配置。在图11中，代表性地示出分别与从第1到第5存储单元列对应的共同布线SBL1～SBL5。

读出/写入控制电路50包含用来供给数据写入电流和读出电流的电流供给电路51和与存储单元列对应的分别配置的列选择门。在图11中，代表性地示出分别与共同布线SBL1～SBL5对应的列选择门CSG1～CSG5。以下，总称这些多个列选择门，也单单称为列选择门CSG。

列译码器25根据列选择结果，将与存储单元列对应地分别设置的多条列选择线中的1条激活为选择状态。在图11中，代表性地示出分别与共同布线SBL1～SBL5对应的列选择线CSL1～CSL5。以下，总称这些多条列选择线，也单单称为列选择线CSL。

各列选择门CSG根据对应的列选择线CSL的电压电平而导通。

读出/写入控制电路60包含用来供给数据写入电流的电流供给电路61和与存储单元列对应的分别配置的写入列选择门。在图11中，代表性地示出分别与共同布线SBL1～SBL5对应的写入列选择门WCG1～WCG5和共同布线控制晶体管CCT1～CCT5。以下，在总称这些多个写入列选择门和共有布线控制晶体管的情况下，假定分别使用符号WCG和CCT。

列译码器25根据列地址CA的译码结果，将与存储单元列对应地分别设置的多条写入列选择线中的1条激活为选择状态。写入列选择线只在数据写入时成为激活的对象。在图11中，代表性地示出分别与共同布线SBL1～SBL5对应的写入列选择线WCSL1～WCSL5。以下，总称这些多条写入列选择线，也单单称为写入列选择线WCSL。

各写入列选择门WCG根据对应的写入列选择线WCSL的电压电平而导通。

为了对于共同布线SBL同时具有基准电压布线SL和位线BL的功能而设置共同布线控制晶体管CCT。

由于共同布线SBL也起到位线BL的功能，故必须将存储单元MC配置成不会与同一共同布线SBL对应地使多个存储单元MC成为数据读出或数据写入的对象。因而，在实施例1的变形例5的存储器阵列10中，也交替地配置存储单元MC。

参照图12，写入字线WWL和读出字线RWL的数据写入时和数据读出时的工作与图3中已说明的工作相同。

在共同布线控制晶体管CCT导通的情况下，对应的共同布线SBL与接地电压Vss结合，起到基准电压布线SL的功能。

另一方面，在对应的共同布线控制晶体管CCT被关断的情况下，共同布线SBL经列选择门CSG和写入列选择门WCG被结合在电流供给电路51与61之间。

在数据写入时，根据列选择结果，列选择门CSG和写入列选择门WCG导通，在共同布线SBL中流过与图3的情况相同的数据写入电流。

在数据读出时，根据列选择结果，列选择门CSG导通，在共同布线SBL中流过读出电流。在使用共同布线SBL的结构中，通过使数据读出前的预充电电压为接地电压Vss，可平滑地进行由共同布线SBL得到的位线BL和基准电压布线SL的共用。因而，根据从接地电压Vss算起的电压上升量，可检测成为数据读出的对象的存储单元中保持的存储数据的电平。

再者，在数据读出时，关于使各共同布线SBL作为基准电压布线SL和位线BL的哪一方来工作，必须与行译码结果对应地来确定。即，在选择行的存储单元MC中，必须使与存取晶体管ATR结合的一侧的共同布线SBL起到基准电压布线SL的功能，使与磁隧道结部MTJ结合的一侧的共同布线SBL起到位线BL的功能。

对于与第奇数的存储单元列对应地设置的共同布线控制晶体管CCT1、CCT3、…的栅，输入控制信号RA1。在数据读出时，在选择了第奇数的存储单元行的情况下，控制信号RA1被激活为高电平。

对于与第偶数的存储单元列对应地设置的共同布线控制晶体管CCT2、CCT4、…的栅，输入控制信号/RA1。在数据读出时，在选择了第偶数的存储单元行的情况下，控制信号/RA1被激活为高电平。

在数据写入时，控制信号RA1和/RA1这两者被非激活为低电平。由此，由于各共同布线控制晶体管CCT被关断，故根据列选择结果，在共同布线SBL中流过数据写入电流±Iw。

通过作成这样的结构，使用统一合成了基准电压布线SL和位线BL的功能的共同布线SBL，可进行与实施例1同样的数据读出和数据写入。

其结果，通过缓和列方向的写入字线WWL的信号线间距、有效地配置存储单元MC，可使存储器阵列10实现高集成化。

再者，在图11中，与实施例1的变形例2相同，列方向上邻接的存储单元共有同一写入字线WWL。

因而，可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，可进一步使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。此外，可提高写入字线WWL的抗电迁移的性能，可提高MRAM器件的的可靠性。

再有，关于该变形例中示出的由共同布线SBL得到的基准电压布线SL和位线BL的统一合成，除了上述的情况外，也可将实施例1的变形例3和4中分别已说明的在邻接的存储单元行间的读出字线RWL的共有和在邻接的存储单元行间的读出字线RWL和写入字线WWL这两者的共有的某一方组合起来应用。

实施例2

在实施例2中，说明折叠型位线结构的应用。

参照图13，实施例2的存储器阵列10具有配置成行列状的多个存储单元MC。分别与各存储单元行对应地沿行方向配置读出字线RWL和写入字线WWL，分别与各存储单元列对应地沿列方向配置位线BL。此外，在每个由邻接的2个存储单元列形成的存储单元列的组中配置基准电压布线SL，在属于同一组的存储单元列间被共有。字线电流控制电路40将各写入字线WWL与接地电压Vss结合。由此，由此，在将写入字线WWL激活为选择状态(高电平，电源电压Vcc)的情况下，可在各写入字线中流过数据写入电流Ip。

由于在存储单元行和存储单元列的每1行和1列中交替地配置存储单元MC，故对于各位线BL来说，隔开1行连接存储单元MC。因而，可在每个由邻接的2个存储单元列形成的存储单元列的组中，使用对应的2条位线构成位线对。例如，可利用分别与第1和第2存储单元列对应的位线BL1和BL2，构成位线对BLP1。此时，由于位线BL2传递与位线BL1互补的数据，故也记为位线/BL1。对于以后的存储单元列，也同样地配置各位线，以便在每个存储单元列的组中构成位线对。

以下，也将构成各位线对的位线中的与第奇数的存储单元列对应的一方和与第偶数的存储单元列对应的另一方的每一个总称为位线BL和/BL。由此，根据所谓的折叠型位线结构，可进行数据读出和数据写入。

读出/写入控制电路60具有根据位线均衡化信号BLEQ而导通/关断的均衡化晶体管和根据位线预充电信号BLPR而导通/关断的预充电晶体管。

在每个位线对中，在每个存储单元列的列的组中设置均衡化晶体管。在图13中，代表性地示出与位线BL1和BL2(/BL1)对应的均衡化晶体管62-1和与位线BL3和BL4(/BL3)对应的均衡化晶体管62-2。例如，均衡化晶体管62-1响应于位线均衡化信号BLEQ的激活(高电平)，导电性地结合位线BL1与BL2(/BL1)。以下，总称这些多个均衡化晶体管，也单单称为均衡化晶体管62。

与其它的位线对的每一个对应地设置的均衡化晶体管62也同样地响应于位线均衡化信号BLEQ的激活，导电性地结合构成对应的位线BL与/BL间。

由控制电路5生成位线均衡化信号BLEQ。在MRAM器件1的备用期间内、MRAM器件1的激活期间中的存储器阵列10为非选择状态的情况和在激活期间内在数据写入工作时，为了使构成各位线对的位线间短路，将位线均衡化信号BLEQ激活为高电平。

另一方面，在MRAM器件的激活期间中的数据读出工序数，位线均衡化信号BLEQ被非激活为低电平。响应于此，隔断构成各位线对的位线BL与/BL间。

在每条位线中设置预充电晶体管。在图13中，代表性地示出分别与位线BL1～BL4对应的预充电晶体管64-1～64-4。以下，总称这些多个预充电晶体管，也单单称为预充电晶体管64。与其它每一条位线相对应，也同样地配置预充电晶体管64。

利用控制电路5生成位线预充电信号BLPR。在MRAM器件1的激活期间中，在数据读出工作的开始之前，将位线预充电信号BLPR激活为高电平。响应于此，通过各预充电晶体管64导通，将各位线预充电到规定的预充电电压。在图13中，例示了预充电电压为电源电压Vcc的情况的结构。

在每个位线对中、即在每个存储单元列的组中设置列选择线。在图13中，代表性地示出与第1和第2存储单元列对应的列选择线CSL1和与第3和第4存储单元列对应的列选择线CSL2。列译码器25根据列选择结果，将多条列选择线CSL中的1条激活为选择状态(高电平)。

数据I/O线对DI/OP包含数据线IO和/IO，传递在数据写入时的数据写入电流±Iw和数据读出时的读出电流Is。即，数据I/O线对DI/OP在数据读出时和数据写入时被共有。

其次，说明在读出/写入控制电路50中包含的列选择门、数据写入电路50w、数据读出电路50r和电流切换电路53a的结构。

与存储单元列对应地分别配置列选择门。在图13中，代表性地示出与第1～第4存储单元列对应的列选择门CSG1～CSG4。

与同一位线对对应的2个列选择门CSG根据共同的列选择线CSL而导通。例如，与位线对BLP1对应的列选择门CSG1和CSG2根据共同的列选择线CSL1的电压电平而导通/关断。

根据列地址CA的译码结果、即列选择结果，选择某一个位线对。响应于根据列选择结果被激活的列选择线CSL，对应的列选择门CSG导通。其结果，构成被选择了的位线BL和/BL与构成数据I/O线对DI/OP的数据线IO和/IO的每一个导电性地结合。

参照图14，数据写入电路50w响应于在数据写入时被激活的控制信号WE而工作。数据写入电路50w包含用来对节点Nw0供给恒定电流的P型MOS晶体管151、构成用来控制晶体管151的通过电流的电流镜象电路的P型MOS晶体管152和电流源153。

数据写入电路50w还具有从节点Nw0接受工作电流的供给而工作的倒相器154、155和156。倒相器154反转写入数据DIN的电压电平，传递到节点Nw1。倒相器155反转写入数据DIN的电压电平，传递到倒相器156的输入节点。倒相器156反转倒相器154的输出，传递到节点Nw2。因而，数据写入电路50w根据写入数据DIN的电压电平，将节点Nw1和节点Nw2的电压电平设定为电源电压Vcc和接地电压Vss的各一方。

数据读出电路50r响应于在数据读出时被激活的控制信号RE而工作，输出读出数据DOUT。

数据读出电路50r具有：电流源161和162，用来接受电源电压Vcc，分别对节点Ns1和Ns2供给恒定电流；N型MOS晶体管163，导电性地结合在节点Ns1与Nr1之间；N型MOS晶体管164，导电性地结合在节点Ns2与Nr2之间；以及放大器165，放大节点Ns1与Ns2之间的电压差，输出读出数据DOUT。

对晶体管163和164的栅供给参照电压Vref。根据读出电流Is的电流量来设定电流源161和162的供给电流量和参照电压Vref。电阻166和167而为了将节点Ns1和Ns2下拉到接地电压Vss而设置的。通过作成这样的结构，数据读出电路50r可从节点Nr1与Nr2的每一个供给读出电流Is。

再者，数据读出电路50r根据经列选择门和位线对连接的存储单元的存储数据的电平放大在节点Nr1与Nr2中分别产生的电压变化，输出读出数据DOUT。

电流切换电路53a具有：开关SW1a，用来有选择地结合数据写入电路50w的节点Nw1和数据读出电路50r的节点Nr1的一方与数据线IO；开关SW1b，有选择地结合数据写入电路50w的节点Nw2和数据读出电路50r的节点Nr2的一方与数据线IO。

开关SW1a和开关SW1b根据分别在数据读出时和数据写入时信号电平不同的控制信号RWS来工作。

在数据读出时，开关SW1a和开关SW1b分别结合数据读出电路50r的节点Nr2和Nr2与数据线IO和/IO。另一方面，在数据写入时，开关SW1a和开关SW1b分别结合数据写入电路50w的节点Nw2和Nw2与数据线IO和/IO。

再参照图13，说明数据读出和数据写入时的工作。以下，作为一例，说明选择了第3个存储单元列的情况。

首先，说明数据写入时的工作。响应于列选择结果，列选择线CSL被激活为选择状态(高电平)，列选择门CSG3和CSG4导通。由此，数据线IO和/IO分别与构成位线对BLP2的位线BL3和BL4(/BL3)导电性地结合。此外，在数据写入时，由于各均衡化晶体管62导通，故位线BL3与BL4(/BL3)之间被短路。

数据写入电路50w将经电流切换电路53a连接的数据线IO和/IO的电压电平，设定为电源电压Vcc和接地电压Vss的各一方。例如，在写入数据DIN的数据电平为低电平的情况下，由于图14中示出的倒相器154和156的输出分别被设定为电源电压Vcc(高电压状态)和接地电压Vss(低电压状态)，故在数据线IO中流过用来写入低电平数据的数据写入电流-Iw。

经列选择门CSG3将数据写入电流-Iw供给位线BL3。被传递到位线BL3的数据写入电流-Iw即使被均衡化晶体管62-2转向，在另一方的BL4(/BL3)中也作为相反方向的数据写入电流+Iw被传递。经列选择门CSG4将流过BL4(/BL3)的数据写入电流+Iw传递数据线/IO。因而，没有必要在读出/写入控制电路60中设置用来设置电流吸收的装置，可简化其结构。

在数据写入时，写入字线WWL的某一条被激活为选择状态(高电平)，流过数据写入电流Ip。因而，在与位线BL3对应的存储单元列中，对于在对应的写入字线WWL中流过了数据写入电流Ip的存储单元，进行低电平数据的数据写入。

另一方面，在写入数据DIN的数据电平为高电平的情况下，节点Nw1和Nw2的对应的电平的设定与上述的情况相反，在位线BL3和BL4(/BL3)中流过与上述相反方向的数据写入电流，写入与上述相反的数据电平。这样，利用均衡化晶体管62将具有的方向的数据写入电流±Iw转向，供给位线BL和/BL。

以上，说明了选择第奇数的存储单元列的情况的数据写入。在该情况下，对于与位线BL结合的存储单元MC，直接写入写入数据DIN的数据电平。

由于在位线/BL中流过与位线BL相反方向的数据写入电流，故在选择了第偶数个存储单元列的情况下，将与写入数据DIN的数据电平相反的数据电平写入到与位线/BL结合的存储单元MC中。但是，如以下的说明中可明白的那样，此时，也可准确地读出写入数据DIN的数据电平。

其次，说明数据读出。

存储单元MC在每1行中各与位线BL和/BL的某一方结合。例如，属于第1存储单元行的存储单元MC与位线BL1、BL3、…、即、BL结合，第2行的存储单元与位线BL2、BL4、…、即、/BL结合。以下，以同样的方式，存储单元的每一个在奇数行中与各位线对的各一方的BL连接，在偶数行中与各位线对的各另一方的/BL连接。

其结果，如果读出字线RWL根据行选择结果有选择地被结合，则在各位线对中，位线BL和/BL的某一方与存储单元MC结合。

存储器阵列10还具有与存储单元列对应地分别设置的多个虚设存储单元DMC。虚设存储单元DMC与虚设读出字线DRWL1和DRWL2的某一方结合，配置成2行×多列。与虚设读出字线DRWL1结合的虚设存储单元分别与位线BL1、BL3、…(即，各位线对中的一方的位线BL)结合。另一方面，与虚设读出字线DRWL2结合的剩下的虚设存储单元分别与位线BL2、BL4、…(即，各位线对中的另一方的位线/BL)结合。

与各位线对的一方BL和另一方/BL中的被选择了的存储单元行相对应，有选择地激活虚设读出字线DRWL1和DRWL2，以便成为与存储单元MC为非连接的一方分别与虚设存储单元DMC激活。例如，根据行选择结果，在选择了第奇数的存储单元行的情况下，为了在各位线对中连接位线/BL与虚设存储单元DMC，将虚设读出字线DRWL2激活为选择状态。相反，在选择了第偶数个存储单元行的情况下，将虚设读出字线DRWL1激活为选择状态。

其结果，构成各位线对的位线BL和/BL分别与被选择了的存储单元行对应的存储单元和虚设存储单元DMC的一方结合。

在数据读出时，也说明选择了第3个存储单元列的情况作为一例。

在数据读出工作之前，在一定的期间内将位线预充电信号BLPR激活为高电平，将各位线预充电到电源电压Vcc。

在预充电之后，响应于列选择结果，将列选择线CSL2激活为选择状态(高电平)。响应于此，列选择门CSG3和4导通。其结果，构成数据I/O线对DI/OP的数据线IO和/IO与数据写入时同样地分别与位线BL3和BL4(/BL3)结合。

数据读出电路50r经电流切换电路53a对数据线IO和/IO供给同一方向的读出电流Is。在数据读出时，由于均衡化晶体管62-2被关断，故从数据读出电路50r供给的读出电流Is在同一方向上流过位线BL3和BL4(/BL3)。

根据行选择结果，读出字线RWL被激活为选择状态(高电平)，对应的存储单元与位线BL3和BL4(/BL3)的一方结合。此外，虚设读出字线DRWL1和DRWL2的一方被激活，不与存储单元连接。位线BL3和BL4(/BL3)的另一方与虚设存储单元DMC结合。

如已说明的那样，存储单元MC的电阻值随存储数据的电平而变化。在此，如果将存储了高电平数据的情况下的存储单元MC的电阻值定为Rh，将存储了低电平数据的情况下的存储单元MC的电阻值定为Rl，则将虚设存储单元DMC的电阻值Rm设定为Rl和Rh的中间值。

因而，通过用数据读出电路50r比较由读出电流Is在结合到虚设存储单元上的位线的一方中产生的电压变化与结合到存储单元MC上的位线的另一方中产生的电压变化，可检测成为数据读出的对象的存储数据的电平。

在位线BL3与BL4(/BL3)之间产生的电压差经数据I/O线对DI/OP传递到数据读出电路50r中的节点Ns1和Ns2。利用放大器165放大节点Ns1与Ns2的电压差，输出读出数据DOUT。

因而，在与位线BL3(BL)结合的存储单元中存储了低电平数据的情况下和在与位线BL4(/BL)结合的存储单元MC中存储了高电平数据的情况下，在读出数据DOUT中输出低电平。相反，在与位线BL3(BL)结合的存储单元中存储了高电平数据的情况下和在与位线BL4(/BL)结合的存储单元MC中存储了低电平数据的情况下，在读出数据DOUT中输出高电平。

这样，可根据折叠型位线结构进行数据读出和数据写入。其结果，可确保数据读出和数据写入的工作容限。

此外，由于利用均衡化晶体管62使数据写入电流转向，流过构成位线对的位线BL和/BL，故可进行数据写入而不使用极性不同的电压(负电压)。再者，只通过将数据线IO和/IO的电压设定为电源电压Vcc和接地电压Vss的某一方来切换数据写入电流的方向。因而，可简化数据写入电路50w的电路结构。读出/写入控制电路也同样，可用均衡化晶体管62简单地形成，而不具备吸收电流的装置。

再者，由于在互相抵消的方向上发生分别因以折叠的方式供给的互补的数据写入电流引起的磁场噪声，故可谋求降低数据写入噪声。

实施例2的变形例1

在实施例2的变形例1中，除了实施例2中示出的折叠型位线结构外，可谋求邻接的存储单元间的写入字线WWL的共有。

参照图15，在实施例2的变形例1的存储器阵列10中，在列方向上邻接的存储单元共有同一写入字线WWL。

在读出字线RWL被激活的数据读出时，由于对于各位线以隔开1条的方式连接存储单元，故在每个由邻接的2个存储单元列形成的存储单元列的组中形成位线对，可进行基于折叠型位线结构的、与实施例2的情况相同的数据读出。

另一方面，在属于不同的行的存储单元间被共有的写入字线WWL被激活的数据写入时，不能进行基于折叠型位线结构的数据写入。因而，必须独立地进行数据读出时和数据写入时的列选择。

在实施例2的变形例1中，将列选择门分割为读出列选择门RCG和写入列选择门WCG而配置。同样，将列选择线分割为读出列选择线RCSL和写入列选择线WCSL而配置。

读出列选择线RCSL和读出列选择门RCG与图13中的列选择线CSL和列选择门CSG同样地配置，在每个与各位线对对应的存储单元列的组中被控制。因而，与实施例2的结构相同，可确保数据读出的工作容限。

另一方面，写入列选择线WCSL和写入列选择门WCG分别与存储单元列对应地配置，与各存储单元列对应地独立地被控制。

与第奇数的存储单元列对应地设置的写入列选择门WCG1、WCG3、…是为了根据列选择结果导电性地结合对应的位线BL1、BL3、…与数据线IO而配置的。另一方面，与第偶数的存储单元列对应地设置的写入列选择门WCG2、WCG4、…是为了根据列选择结果导电性地结合对应的位线BL2、BL4、…与数据线/IO而配置的。

读出/写入控制电路60包含与存储单元列对应地分别配置的写入电流控制晶体管。写入电流控制晶体管响应于对应的列选择线的激活而导通。在图11中，代表性地示出与第1至第4存储单元列、即位线BL1～BL4对应地分别设置的写入电流控制晶体管63-1～63-4。以下，在总称转向多个写入电流控制晶体管的情况下，使用符号63。另一方面，预充电晶体管64的配置与图13的情况相同。

与第奇数的存储单元列对应地设置的写入电流控制晶体管63-1、63-3、…是为了根据列选择结果导电性地结合对应的位线BL1、BL3、…与数据线/IO而配置的。另一方面，与第偶数的存储单元列对应地设置的写入电流控制晶体管63-2、63-4、…是为了根据列选择结果导电性地结合对应的位线BL2、BL4、…与数据线IO而配置的。

因而，在被选择了存储单元列中，可在数据线IO(/IO)～写入列选择门WCG～位线BL～写入电流控制晶体管63～数据线/IO(IO)的路径上流过数据写入电流±Iw。再有，可与实施例2同样地设定数据线IO、/IO的电压来控制数据写入电流±Iw的方向。因而，可与实施例2同样地使与数据写入相关的外围电路、即数据写入电路50w和读出/写入控制电路60的结构变得简单。

此外，虽然不能进行基于折叠型位线结构的数据写入，但可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，与实施例1的变形例2的情况相同，可谋求因存储器阵列10的高集成化引起的MRAM器件的芯片面积的削减和因写入字线WWL的抗电迁移的性能提高引起的MRAM器件的可靠性提高。

实施例2的变形例2

在实施例2的变形例2中，除了实施例2中示出的折叠型位线结构外，可谋求邻接的存储单元间的读出字线RWL的共有。

参照图16，在实施例2的变形例2的存储器阵列10中，在列方向上邻接的存储单元共有同一读出字线RWL。

读出/写入控制电路60基于与实施例2同样地配置的均衡化晶体管62和预充电晶体管64。

在写入字线WWL被激活的数据写入时，由于对于各位线以隔开1条的方式连接存储单元，故可在每个由邻接的2个存储单元列形成的存储单元列的组中形成位线对。其结果，可进行基于折叠型位线结构的、与实施例2的情况相同的数据读出。因而，可与实施例2同样地确保数据写入的工作容限。此外，可简化与数据写入相关的外围电路、即数据写入电路50w和读出/写入控制电路60的结构，同时可降低数据写入时的噪声。

另一方面，在多个存储单元行间被共有的读出字线RWL被激活的数据读出时，不能进行基于折叠型位线结构的数据读出。但是，在数据读出时，虽然必须在与已被选择的存储单元列对应的数据线IO和/IO的某一方中流过读出电流，但对于数据线IO和/IO的另一方，即使成为浮置状态，也不会对数据读出工作产生不良影响。因而，可使列选择线和列选择门的配置与图13的情况相同。

即，在数据读出时，数据线IO和/IO的每一条作为独立的数据线IO1和IO2来工作，根据列选择结果，对某一方供给读出电流。

另一方面，在数据写入时，数据线IO和/IO与图13的情况同样地形成数据I/O线对DI/OP，起到互补的数据写入电流的供给线的作用。

再有，与图15中示出的实施例2的变形例1的情况相同，也可作成以读/写的方式独立地配置列选择门和列选择线的结构。此时，在图15的结构中，分别调换读出列选择门RCG与写入列选择门WCG的配置和读出列选择线RCSL与写入列选择线WCSL的配置即可。

在实施例2的变形例2的结构中，分别配置电流切换电路53b和数据读出电路51r来代替电流切换电路53a和数据读出电路50r。

图17是示出数据读出电路51r的电路图。

参照图17，数据读出电路51r与图14中示出的数据读出电路50r比较，在只对降低Nr1供给读出电流Is这一点上不同。与此相对应，省略图14中示出的晶体管164，只对晶体管163的栅输入参照电压Vref。

数据读出电路51r将由读出电流Is产生的电压降与作为基准的电压降ΔVr比较，检测读出数据DOUT的数据电平。如果将读出高电平数据的情况下的数据线的电压降定为ΔVh，将读出低电平数据的情况下的数据线的电压降定为ΔVl，则将ΔVr设定为ΔVh与ΔVl的中间值。

因而，在数据读出电路51r中，设定电阻167的电阻值，使得节点Ns2的电压电平为(Vcc-ΔVr)。

再参照图16，电流切换电路53b根据控制信号RRS，控制数据读出电路51r的输出节点Nr1与数据线IO1(IO)和IO2(/IO)之间的连接。在数据读出时，根据列选择结果，连接数据读出电路51r的输出节点Nr1与数据线IO1(IO)和IO2(/IO)的一方。

具体地说，在选择了第奇数的存储单元列的情况下，为了对数据线IO1(IO)供给读出电流Is，电流切换电路53b连接节点Nr1与数据线IO1(IO)。使数据线IO2(/IO)成为原有的预充电电压的浮置状态。

相反，在选择了第偶数的存储单元列的情况下，为了对数据线IO2(/IO)供给读出电流Is，电流切换电路53b连接节点Nr1与数据线IO2(/IO)。使数据线IO1(IO)成为原有的预充电电压的浮置状态。

另一方面，在利用数据写入电路50w在数据线IO、/IO中流过数据写入电流的数据写入时，电流切换电路53b不使输出节点Nr1与数据线IO和/IO的任一方连接。

通过作成这样的结构，在数据读出时，虽然不能谋求因折叠型位线结构引起的工作容限的确保，但可缓和存储器阵列10中的读出字线RWL的布线间距，正常地进行数据读出。再者，在进行基于折叠型位线结构的数据写入的同时，与实施例1的变形例3的情况相同，可谋求因存储器阵列10的高集成化引起的MRAM器件的芯片面积的削减。

实施例3

在实施例3以后，说明具有其它结构的存储单元的配置中的信号布线的共有。

参照图18，实施例3的存储单元包含串联地结合的磁隧道结部MTJ和存取晶体管ATR。存取晶体管ATR导电性地结合在磁隧道结部MTJ与位线BL之间。存取晶体管ATR的栅与读出字线RWL结合。

磁隧道结部MTJ导电性地结合在供给接地电压Vss的基准电压布线SL与存取晶体管ATR之间。因而，位线BL不直接与磁隧道结部MTJ结合，而是经存取晶体管ATR连接。

实施例3的存储单元与实施例1的存储单元比较，相当于调换基准电压布线SL与位线BL进行了配置的存储单元。因而，被配置的信号线的种类与实施例1的情况相同，由于数据读出和数据写入时的各信号线的电压和电流波形与实施例1相同，故不重复进行详细的说明。

参照图4，在半导体主衬底SUB上的p型区PAR中形成存取晶体管ATR。在第1金属布线层M1中形成位线BL，与存取晶体管ATR的一方的源/漏区110导电性地结合。

另一方的源/漏区120经由在第1金属布线层M1和第2金属布线层M2中设置的金属布线、在接触孔中形成的金属膜150和阻挡金属140，与磁隧道结部MTJ结合。接近于磁隧道结部在第2金属布线层M2中设置写入字线WWL。在与存取晶体管ATR的栅130为同一的层中配置读出字线RWL。

在独立的金属布线层、即第3金属布线层M3中配置基准电压布线SL。基准电压布线SL在半导体衬底上的某一个节点中与供给接地电压Vss的节点结合。

这样，在实施例3的存储单元中，磁隧道结部MTJ与位线BL不直接结合，而是经存取晶体管ATR结合。由此，各位线BL不直接与属于对应的存储单元列的多个磁隧道结部MTJ结合，只与成为数据读出的对象的、即属于对应的读出字线RWL被激活为选择状态(高电平)的存储单元行的存储单元导电性地结合。因而，可抑制位线BL的电容，特别是可使数据读出时的工作高速化。

参照图20，在存储器阵列10中，将具有图18中示出的结构的存储单元MC配置成行列状。再者，与图5中示出的实施例1的结构相同，在行方向上邻接的存储单元共有同一基准电压布线SL。

由于关于读出字线RWL、写入字线WWL、位线BL的配置和字线电流控制电路40的结构与图5相同，故不重复进行说明。

这样，在实施例3的存储单元的配置中，也可在多个存储单元列间共有基准电压布线SL。由此，可削减在存储器阵列10整体中配置的布线数。其结果，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例3的变形例1

参照图21，在实施例3的变形例1的存储器阵列10中，在行方向上邻接的存储单元与图6的情况相同，共有同一位线BL。另一方面，在每个存储单元列中配置基准电压布线SL。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例3相同，故不重复进行详细的说明。

通过作成这样的结构，即使在配置可谋求数据读出的高速化的实施例3的存储单元的情况下，也可缓和存储器阵列10中的位线BL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

此外，在实施例3的存储单元的结构中，由于位线BL与磁隧道结部MTJ之间的距离比写入字线WWL与磁隧道结部MTJ之间的距离大，故必须利用位线BL流过更大的数据写入电流。因而，考虑位线BL的抗电迁移的性能，对于提高MRAM器件的可靠性是有效的。

即，在实施例3的存储单元的配置中，通过将位线BL的布线宽度(剖面面积)确保为比与磁隧道结部的距离小的写入字线WWL的布线宽度大，可提高位线BL的抗电迁移的性能，可提高MRAM器件的可靠性。此外，在材料方面来说，也希望用抗电迁移的性能高的材料来形成位线BL。

实施例3的变形例2

参照图22，在实施例3的变形例2的存储器阵列10中，在列方向上邻接的存储单元与图7的情况同样地共有同一写入字线WWL。根据与图7的情况同样的原因，交替地配置存储单元MC。此外，在图22中，示出了在每个存储单元列中配置基准电压布线SL的结构，但也可与图20的结构同样，作成在列方向上邻接的存储单元间共有基准电压布线SL的结构。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例3相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例3的存储单元的配置中，也可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例3的变形例3

参照图23，在实施例3的变形例3的存储器阵列10中，在列方向上邻接的存储单元与图9的情况同样地共有同一读出字线RWL。根据与图9的情况同样的原因，交替地配置存储单元MC。此外，在图23中，示出了在每个存储单元列中配置基准电压布线SL的结构，但也可与图20的结构同样，作成每个由邻接的2个存储单元列形成的存储单元列的组中共有基准电压布线SL的结构。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例3相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例3的存储单元的配置中，也可缓和存储器阵列10中的读出字线RWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例3的变形例4

参照图24，在实施例3的变形例4的存储器阵列10中，与实施例3的变形例2相同，在列方向上邻接的存储单元共有同一写入字线WWL。再者，在列方向上邻接的存储单元间也共有读出字线RWL。例如，属于第2行和第3行的存储单元行的存储单元组共有同一读出字线RWL2。对于以后的存储单元行，也同样地配置读出字线RWL和写入字线WWL。

根据与图10的情况同样的原因，交替地配置存储单元MC。此外，在图24中，示出了在每个存储单元列中配置基准电压布线SL的结构，但也可与图20的结构同样，作成由列方向上邻接的存储单元共有基准电压布线SL的结构。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例3相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例3的存储单元的配置中，也可缓和存储器阵列10中的写入字线WWL和读出字线RWL两者的布线间距。其结果，可有效地配置存储单元MC，与实施例3的变形例2和3的情况相比，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例3的变形例5

参照图25，实施例3的变形例5的存储器阵列10和外围电路的结构与图11中示出的实施例1的变形例5的结构类似。

在实施例3的存储单元中，在数据读出时，必须使与存取晶体管ATR结合的共同布线SBL起到位线BL的功能，使与磁隧道结部MTJ结合的共同布线SBL起到基准电压布线SL的功能。这一点与实施例1的变形例5的共同布线SBL的功能的设定相反。

即，与实施例1的变形例5的情况相比，必须调换与行选择结果对应的共同布线控制晶体管CCT的导通/关断。因而，因而，在实施例3的变形例5中，对与第奇数的存储单元列对应地设置的共同布线控制晶体管CCT1、CCT3、…的栅输入控制信号/RA1。对与第偶数的存储单元列对应地设置的共同布线控制晶体管CCT2、CCT4、…的栅输入控制信号RA1。控制信号RA1和/RA1的设定与实施例1的变形例5相同。

由于关于共同布线控制晶体管CCT的控制以外的方面与实施例1的变形例5相同，不重复进行详细的说明。

通过作成这样的结构，即使在实施例3的存储单元的配置中，也可使用统一合成了基准电压布线SL和位线BL的功能的共同布线SBL来进行与实施例1相同的数据读出和数据写入。

其结果，通过缓和列方向的布线间距、有效地配置存储单元MC，可使存储器阵列10实现高集成化。再者，可确保在数据写入时流过大的数据写入电流的共同布线SBL的布线宽度、即剖面面积，可提高共同布线SBL的抗电迁移的性能，提高MRAM器件的的可靠性。

此外，在图25中，与实施例3的变形例2相同，列方向上邻接的存储单元MC共有1条写入字线WWL。

可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

再有，关于该变形例中示出的由共同布线SBL得到的基准电压布线SL和位线BL的统一合成，除了上述的情况外，也可将实施例3的变形例3和4中分别已说明的在邻接的存储单元行间的读出字线RWL的共有和在邻接的存储单元行间的读出字线RWL和写入字线WWL这两者的共有的某一方组合起来应用。

实施例3的变形例6

参照图26，对于配置成行列状的实施例3的存储单元，与实施例2相同，在每个由邻接的2个存储单元列形成的存储单元列的组中，使用对应的2条位线实现折叠型位线结构。

在图26中，在各存储单元MC中，存取晶体管ATR与位线连接、磁隧道结部MTJ与基准电压布线SL连接这一点与图13的结构不同。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与图13的情况相同，故不重复进行详细的说明。

因而，即使在实施例3的存储单元的配置中，也可使用折叠型位线结构来确保数据读出和数据写入的工作容限。此外，与实施例2相同，可谋求外围电路的简化和数据写入噪声的降低。

实施例3的变形例7

在实施例3的变形例7中，除了实施例3的变形例6中示出的折叠型位线结构外，可谋求邻接的存储单元行间的写入字线WWL的共有。

在图27中，在各存储单元MC中，存取晶体管ATR与位线BL连接、磁隧道结部MTJ与基准电压布线SL连接这一点与图15的结构不同。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与图13的情况相同，故不重复进行详细的说明。

因而，即使在实施例3的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据读出得到的工作容限的确保和基于写入字线的共有化的存储器阵列10的高集成化来实现。

实施例3的变形例8

在实施例3的变形例8中，除了实施例3的变形例6中示出的折叠型位线结构外，可谋求邻接的存储单元行间的读出字线RWL的共有。

在图28中，在各存储单元MC中，存取晶体管ATR与位线连接、磁隧道结部MTJ与基准电压布线SL连接这一点与图16的结构不同。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与图13的情况相同，故不重复进行详细的说明。

因而，即使在实施例3的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据写入得到的工作容限的确保、外围电路的简化和数据写入噪声的降低和基于读出字线的共有化的存储器阵列10的高集成化来实现。

实施例4

参照图29，对于实施例4的存储单元，对于存储单元设置读出字线RWL、写入字线WWL、位线BL和基准电压布线SL。

存取晶体管ATR导电性地结合在磁隧道结部MTJ与供给接地电压Vss的基准电压布线SL之间。存取晶体管ATR的栅与读出字线RWL结合。磁隧道结部MTJ与位线BL结合。

沿存储单元的行方向配置读出字线RWL。与读出字线RWL平行地、接近于磁隧道结部MTJ设置写入字线WWL。基准电压布线SL与写入字线WWL和读出字线RWL平行地配置。

如果将实施例4的存储单元与实施例1的存储单元比较，则只是沿行方向、即与读出字线RWL和写入字线WWL平行地配置基准电压布线SL这一点不同。因而，被配置的信号线的种类与实施例1的情况相同，由于数据读出和数据写入时的各信号线的电压和电流波形与实施例1相同，故不重复进行详细的说明。

参照图30，在半导体主衬底SUB上的p型区PAR中形成存取晶体管ATR。在第1金属布线层M1中形成基准电压布线SL，与存取晶体管ATR的一方的源/漏区110导电性地结合。此外，基准电压布线SL在半导体衬底上的某一个节点中，与供给接地电压Vss的节点结合。

另一方的源/漏区120经由在第1金属布线层M1和第2金属布线层M2中设置的金属布线、在接触孔中形成的金属膜150和阻挡金属140，与磁隧道结部MTJ结合。接近于磁隧道结部在第2金属布线层M2中设置写入字线WWL。在与存取晶体管ATR的栅130为同一的层中配置读出字线RWL。

在作为独立的金属布线层的第3金属布线层M3中配置位线BL，使其与磁隧道结部MTJ导电性地结合。

参照图31，在存储器阵列10中，将具有图29中示出的结构的存储单元MC配置成行列状。在列方向上邻接的存储单元共有同一基准电压布线SL。例如，属于第1和第2存储单元行的存储单元组共有1条基准电压布线SL1。对于其它的存储单元列，也同样地配置基准电压布线SL。由于基本上对基准电压布线SL供给恒定电压(在本实施例中，是接地电压Vss)，故可以这种方式来共有，而不进行特别的电压控制。

由于关于读出字线RWL、写入字线WWL、位线BL的配置和字线电流控制电路40的结构与图5相同，故不重复进行说明。

这样，在沿行方向配置基准电压布线SL的实施例4的存储单元的配置中，也可在邻接的存储单元间共有基准电压布线SL。由此，可削减在存储器阵列10整体中配置的布线数，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例4的变形例1

参照图32，在实施例4的变形例1的存储器阵列10中，在行方向上邻接的存储单元共有同一位线BL。例如，属于第1和第2存储单元列的存储单元组共有1条位线BL1。对于其它的存储单元列，也同样地配置位线BL。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与图13的情况相同，故不重复进行详细的说明。

通过作成这样的结构，即使在配置实施例4的存储单元的情况下，也可缓和存储器阵列10中的位线BL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例4的变形例2

参照图33，在实施例4的变形例2的存储器阵列10中，共有基准电压布线SL和位线BL这两者。基准电压布线SL，与图31相同，被在列方向上邻接的存储单元所共有，位线BL，与图32相同，被在行方向上邻接的存储单元所共有。

通过作成这样的结构，可削减沿行方向和列方向分别配置的布线这两者，使存储器阵列10进一步实现高集成化、削减MRAM器件的芯片面积。

实施例4的变形例3

参照图34，在实施例4的变形例3的存储器阵列10中，除了基准电压布线SL被共有的图31的结构外，还由列方向上邻接的存储单元共有同一写入字线WWL。根据与图7的情况同样的原因，交替地配置存储单元MC。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与图13的情况相同，故不重复进行详细的说明。

通过作成这样的结构，即使在配置实施例4的存储单元的情况下，也可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

此外，在实施例4的存储单元的结构中，由于写入字线WWL与磁隧道结部MTJ之间的距离变大，故与实施例1的存储单元的情况相同，必须在写入字线WWL中流过大的数据写入电流。

因而，如果通过用写入字线WWL的布线间距的缓和来确保剖面面积以减少写入字线WWL的电流密度，则可谋求提高抗电迁移的性能，可提高MRAM器件的可靠性。此外，在材料方面来说，也希望用比位线BL的KK高的材料来形成写入字线WWL。

实施例4的变形例4

参照图35，在实施例4的变形例4的存储器阵列10中，除了基准电压布线SL和位线BL被共有的图33的结构外，还由列方向上邻接的存储单元共有同一读出字线RWL。例如，属于第1和第2存储单元行的存储单元组共有1条读出字线RWL1。对于其它的存储单元行，也同样地配置读出字线RWL。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与图13的情况相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例4的存储单元的配置中，也可缓和存储器阵列10中的读出字线RWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例4的变形例5

参照图36，在实施例4的变形例5的存储器阵列10中，与实施例4的变形例3相同，列方向上邻接的存储单元共有同一写入字线WWL。此外，列方向上邻接的存储单元共有同一基准电压布线SL。

在实施例4的变形例5中，还在列方向上邻接的存储单元间共有读出字线RWL。例如，属于第2行和第3行的存储单元行的存储单元组共有同一读出字线RWL2。对于以后的存储单元行，也同样地配置读出字线RWL和写入字线WWL。

根据与图10的情况同样的原因，交替地配置存储单元MC。此外，基准电压布线SL与写入字线WWL同样地被列方向上邻接的存储单元共有。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与图13的情况相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例4的存储单元的配置中，也可缓和存储器阵列10中的写入字线WWL和读出字线RWL这两者的布线间距。其结果，可更有效地配置存储单元MC，与实施例4的变形例3和4的情况相比，可使存储器阵列10进一步实现高集成化、削减MRAM器件的芯片面积。

实施例4的变形例6

参照图37，对于配置成行列状的实施例3的存储单元，与实施例2相同，在每个由邻接的2个存储单元列形成的存储单元列的组中，使用对应的2条位线实现折叠型位线结构。

在图37中，在行方向上配置基准电压布线SL这一点上与图13的结构不同。

由于其它的部分的结构、数据读出和数据写入时的工作与图13的情况相同，故不重复进行详细的说明。

因而，即使在实施例4的存储单元的配置中，也可使用折叠型位线结构来确保数据读出和数据写入的工作容限。此外，与实施例2相同，可谋求数据写入电路50w和读出/写入控制电路60的外围电路的结构的简化，同时可降低数据写入噪声。

实施例4的变形例7

在实施例4的变形例7中，除了实施例4的变形例6中示出的折叠型位线结构外，可谋求邻接的存储单元行间的写入字线WWL的共有。

在图38中，在行方向上配置基准电压布线SL这一点上与图15的结构不同。

由于其它的部分的结构、数据读出和数据写入时的工作与图15的情况相同，故不重复进行详细的说明。

因而，即使在实施例4的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据写入得到的工作容限的确保和基于写入字线的共有化的存储器阵列10的高集成化来实现。

实施例4的变形例8

在实施例4的变形例8中，除了实施例4的变形例6中示出的折叠型位线结构外，可谋求邻接的存储单元行间的读出字线RWL的共有。

在图39中，在行方向上配置基准电压布线SL这一点上与图16的结构不同。

由于其它的部分的结构、数据读出和数据写入时的工作与图16的情况相同，故不重复进行详细的说明。

因而，即使在实施例4的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据写入得到的工作容限的确保、外围电路的简化和数据写入噪声的降低和基于读出字线的共有化的存储器阵列10的高集成化来实现。

实施例5

参照图40，实施例5的存储单元包含串联地结合的磁隧道结部MTJ和存取晶体管ATR。存取晶体管ATR导电性地结合在磁隧道结部MTJ与位线BL之间。存取晶体管ATR的栅与读出字线RWL结合。与实施例4相同，沿行方向配置基准电压布线SL。

磁隧道结部MTJ导电性地结合在供给接地电压Vss的基准电压布线SL与存取晶体管ATR之间。因而，位线BL不直接与磁隧道结部MTJ结合，而是经存取晶体管ATR连接。

实施例5的存储单元与实施例4的存储单元比较，相当于调换基准电压布线SL与位线BL、磁隧道结部MTJ与存取晶体管ATR的连接关系进行了配置的存储单元。因而，被配置的信号线的种类与实施例1的情况相同，由于数据读出和数据写入时的各信号线的电压和电流波形与实施例1相同，故不重复进行详细的说明。

参照图41，在半导体主衬底SUB上的p型区PAR中形成存取晶体管ATR。在第1金属布线层M1中形成位线BL，与存取晶体管ATR的一方的源/漏区110导电性地结合。

另一方的源/漏区120经由在第1金属布线层M1和第2金属布线层M2中设置的金属布线、在接触孔中形成的金属膜150和阻挡金属140，与磁隧道结部MTJ结合。接近于磁隧道结部在第2金属布线层M2中设置写入字线WWL。在与存取晶体管ATR的栅130为同一的层中配置读出字线RWL。

在作为独立的金属布线层的第3金属布线层M3中配置基准电压布线SL。基准电压布线SL在在半导体衬底上的某一个节点中，与供给接地电压Vss的节点结合。

这样，在实施例5的存储单元中，磁隧道结部MTJ与位线BL不直接结合，而是经存取晶体管ATR结合。由此，各位线BL不直接与属于对应的存储单元列的多个磁隧道结部MTJ结合，只与成为数据读出的对象的、即属于对应的读出字线RWL被激活为选择状态(高电平)的存储单元行的存储单元导电性地结合。因而，可抑制位线BL的电容，特别是可使数据读出时的工作高速化。

参照图42，在存储器阵列10中，将具有图40中示出的结构的存储单元MC配置成行列状。再者，与图31中示出的实施例4的结构相同，在行方向上邻接的存储单元共有同一基准电压布线SL。

由于关于读出字线RWL、写入字线WWL、位线BL的配置和字线电流控制电路40的结构与图31相同，故不重复进行说明。

这样，在实施例5的存储单元的配置中，也可在列方向上邻接的存储单元间共有基准电压布线SL。由此，可削减在存储器阵列10整体中配置的布线数。其结果，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例5的变形例1

参照图43，在实施例5的变形例1的存储器阵列10中，在行方向上邻接的存储单元与图32的情况相同，共有同一位线BL。另一方面，在每个存储单元列中配置基准电压布线SL。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例5相同，故不重复进行详细的说明。

通过作成这样的结构，即使在配置可谋求数据读出的高速化的实施例5的存储单元的情况下，也可缓和存储器阵列10中的位线BL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

此外，在实施例5的存储单元的结构中，与实施例3的情况相同，由于位线BL与磁隧道结部MTJ之间的距离比写入字线WWL与磁隧道结部MTJ之间的距离大，故必须利用位线BL流过更大的数据写入电流。因而，考虑位线BL的KK，对于提高MRAM器件的可靠性是有效的。

即，在实施例5的存储单元的配置中，通过将位线BL的布线宽度(剖面面积)确保为比与磁隧道结部的距离小的写入字线WWL的布线宽度大，可提高位线BL的KK，可提高MRAM器件的可靠性。此外，在材料方面来说，也希望用KK高的材料来形成位线BL。

实施例5的变形例2

参照图44，在实施例5的变形例2的存储器阵列10中，与图33的情况相同，共有基准电压布线SL和位线BL这两者。基准电压布线SL，与图42相同，被在列方向上邻接的存储单元所共有，位线BL，与图43相同，被在行方向上邻接的存储单元所共有。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例5相同，故不重复进行详细的说明。

通过作成这样的结构，可削减沿行方向和列方向分别配置的布线这两者，使存储器阵列10进一步实现高集成化、削减MRAM器件的芯片面积。

实施例5的变形例3

参照图45，在实施例5的变形例3的存储器阵列10中，除了基准电压布线SL被共有的图42的结构外，还由列方向上邻接的存储单元共有同一写入字线WWL。根据与图7的情况同样的原因，交替地配置存储单元MC。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例5相同，故不重复进行详细的说明。

通过作成这样的结构，即使在配置实施例5的存储单元的情况下，也可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例5的变形例4

参照图46，在实施例5的变形例4的存储器阵列10中，在列方向上邻接的存储单元共有同一读出字线RWL。此外，根据与图9的情况同样的原因，交替地配置存储单元MC。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例5相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例5的存储单元的配置中，也可缓和存储器阵列10中的读出字线RWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例5的变形例5

参照图47，在实施例5的变形例5的存储器阵列10中，与实施例5的变形例2相同，在列方向上邻接的存储单元共有同一写入字线WWL。再者，在列方向上邻接的存储单元间也共有读出字线RWL。例如，属于第2行和第3行的存储单元行的存储单元组共有同一读出字线RWL2。对于以后的存储单元行，也同样地配置读出字线RWL和写入字线WWL。根据与图10的情况同样的原因，交替地配置存储单元MC。此外，与写入字线WWL同样，基准电压布线SL被在列方向上邻接的存储单元所共有。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例5相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例5的存储单元的配置中，也可缓和存储器阵列10中的写入字线WWL和读出字线RWL这两者的布线间距。其结果，可有效地配置存储单元MC，与实施例5的变形例3和4的情况相比，可进一步使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例5的变形例6

参照图48，在实施例5的变形例6的存储器阵列10中，与实施例2相同，在每个由邻接的2个存储单元列形成的存储单元列的组中，使用对应的2条位线实现折叠型位线结构。

在图48中，在各存储单元MC中存取晶体管ATR和磁隧道结部MTJ分别与位线BL和基准电压布线SL连接这一点和在行方向上配置基准电压布线SL这一点上与图13的结构不同。

由于其它的部分的结构、数据读出和数据写入时的工作与图13的情况相同，故不重复进行详细的说明。

因而，即使在实施例5的存储单元的配置中，也可使用折叠型位线结构来确保数据读出和数据写入的工作容限。此外，与实施例2相同，可谋求数据写入电路50w和读出/写入控制电路60的外围电路的结构的简化，同时可降低数据写入噪声。

实施例5的变形例7

在实施例5的变形例7中，除了实施例5的变形例6中示出的折叠型位线结构外，可谋求邻接的存储单元行间的写入字线WWL的共有。

在图49中，在各存储单元MC中存取晶体管ATR和磁隧道结部MTJ分别与位线BL和基准电压布线SL连接这一点和在行方向上配置基准电压布线SL这一点上与图15的结构不同。

由于其它的部分的结构、数据读出和数据写入时的工作与图15的情况相同，故不重复进行详细的说明。

因而，即使在实施例4的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据写入得到的工作容限的确保和基于写入字线的共有化的存储器阵列10的高集成化来实现。

实施例5的变形例8

在实施例5的变形例8中，除了实施例5的变形例6中示出的折叠型位线结构外，可谋求邻接的存储单元行间的读出字线RWL的共有。

在图50中，在各存储单元MC中存取晶体管ATR和磁隧道结部MTJ分别与位线BL和基准电压布线SL连接这一点和在行方向上配置基准电压布线SL这一点上与图16的结构不同。

由于其它的部分的结构、数据读出和数据写入时的工作与图16的情况相同，故不重复进行详细的说明。

因而，即使在实施例5的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据写入得到的工作容限的确保、外围电路的简化和数据写入噪声的降低和基于读出字线的共有化的存储器阵列10的高集成化来实现。

实施例6

参照图51，存取晶体管ATR导电性地结合在磁隧道结部MTJ与写入字线WWL之间。磁隧道结部MTJ导电性地结合在存取晶体管ATR与位线BL之间。存取晶体管ATR的栅与读出字线RWL结合。

写入字线WWL在数据读出时被设定为接地电压Vss。由此，如果在数据读出时读出字线RWL被激活为选择状态(高电平)，则存取晶体管ATR导通，在位线BL～磁隧道结部MTJ～存取晶体管ATR～写入字线WWL的路径中流过读出电流Is。

另一方面，在数据写入时，存取晶体管ATR关断，通过在位线BL和写入字线WWL流过数据写入电流，可发生与在磁隧道结部MTJ中已被写入的存储数据的电平对应的磁场。

参照图52，在第1金属布线层M1和第2金属布线层M2中分别配置写入字线WWL和位线BL。在与存取晶体管ATR的栅130为同一的层中配置读出字线RWL。

通过将写入字线WWL在数据读出时设定为接地电压Vss，可在不设置基准电压布线SL的情况下利用2层金属布线层M1和M2来配置MTJ存储单元。其结果，可削减金属布线层的数目，降低制造成本。

其次，说明对于实施例6的MTJ存储单元的数据读出和数据写入工作。

再参照图3，在数据读出时，写入字线WWL被维持为非选择状态(低电平)。由于利用字线电流控制电路40使写入字线WWL与接地电压Vss结合，故在数据读出时的写入字线WWL的电压是与基准电压布线SL的电压电平为同一的接地电压Vss。另一方面，在数据写入时，由于在基准电压布线SL中不流过电流，故对于MTJ存储单元来说，不会发生磁场。

因而，即使省略基准电压布线SL，也可与图3同样地设定写入字线WWL、读出字线RWL和位线BL的电压和电流，对于实施例6的MTJ存储单元进行数据读出和数据写入。

参照图53，在实施例6的存储器阵列10中，在行方向上邻接的存储单元共有同一位线BL。例如，属于第1和第2存储单元列的存储单元组共有同一位线BL1。由于读出字线RWL、写入字线WWL和字线电流控制电路40的结构、在数据读出和数据写入时的各存储单元的工作与图5相同，故不重复进行说明。

通过作成这样的结构，即使在配置可用较少的布线数进行数据读出和数据写入的实施例6的存储单元的情况下，也可缓和存储器阵列10中的位线BL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例6的变形例1

参照图54，在实施例6的变形例1的存储器阵列10中，在列方向上邻接的存储单元共有同一写入字线WWL。根据与图7的情况同样的原因，交替地配置存储单元MC。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例6相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例6的存储单元的配置的情况下，也可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

此外，在实施例6的存储单元的结构中，与实施例1的情况相同，由于写入字线WWL与磁隧道结部MTJ之间的距离比位线BL与磁隧道结部MTJ之间的距离大，故必须利用写入字线WWL流过更大的数据写入电流。因而，考虑写入字线WWL的KK，对于提高MRAM器件的可靠性是有效的。

即，即使在实施例6的存储单元的配置中，通过将写入字线WWL的布线宽度(剖面面积)确保为比与磁隧道结部的距离小的位线BL的布线宽度大，可提高写入字线WWL的KK，可提高MRAM器件的可靠性。此外，在材料方面来说，也希望用KK高的材料来形成写入字线WWL。

实施例6的变形例2

参照图55，在实施例6的变形例2的存储器阵列10中，在列方向上邻接的存储单元共有同一读出字线RWL。此外，根据与图9的情况同样的原因，交替地配置存储单元MC。由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例6相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例6的存储单元的配置中，也可缓和存储器阵列10中的读出字线RWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例6的变形例3

参照图56，在实施例6的变形例3的存储器阵列10中，与实施例6的变形例1相同，在列方向上邻接的存储单元共有同一写入字线WWL。再者，在列方向上邻接的存储单元间也共有读出字线RWL。例如，属于第2行和第3行的存储单元行的存储单元组共有同一读出字线RWL2。对于以后的存储单元行，也同样地配置读出字线RWL和写入字线WWL。

根据与图10的情况同样的原因，交替地配置存储单元MC。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例6相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例6的存储单元的配置中，也可缓和存储器阵列10中的写入字线WWL和读出字线RWL这两者的布线间距。其结果，可有效地配置存储单元MC，与实施例6的变形例1和2的情况相比，可进一步使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例6的变形例4

参照图57，在实施例6的变形例4的存储器阵列10中，与实施例2相同，在每个由邻接的2个存储单元列形成的存储单元列的组中，使用对应的2条位线实现折叠型位线结构。

在图57中，在省略基准电压布线SL的配置这一点和读出字线RWL、写入字线WWL和位线BL的信号布线与存储单元MC之间的连接关系这一点上与图13的结构不同。由于对于位线BL供给数据写入电流和读出电流的外围电路的结构、数据读出和数据写入时的工作与图13的情况相同，故不重复进行详细的说明。

因而，即使在实施例6的存储单元的配置中，也可使用折叠型位线结构来确保数据读出和数据写入的工作容限。此外，与实施例2相同，可谋求数据写入电路50w和读出/写入控制电路60的外围电路的结构的简化，同时可降低数据写入噪声。

实施例6的变形例5

在实施例6的变形例5中，除了实施例6的变形例4中示出的折叠型位线结构外，可谋求邻接的存储单元行间的写入字线WWL的共有。

在图58中，在省略基准电压布线SL的配置这一点和读出字线RWL、写入字线WWL和位线BL的信号布线与存储单元MC之间的连接关系这一点上与图15的结构不同。由于对于位线BL供给数据写入电流和读出电流的外围电路的结构、数据读出和数据写入时的工作与图15的情况相同，故不重复进行详细的说明。

因而，即使在实施例6的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据读出得到的工作容限的确保和基于写入字线的共有化的存储器阵列10的高集成化来实现。

实施例6的变形例6

在实施例6的变形例6中，除了实施例6的变形例4中示出的折叠型位线结构外，可谋求邻接的存储单元行间的读出字线RWL的共有。

在图59中，在省略基准电压布线SL的配置这一点和读出字线RWL、写入字线WWL和位线BL的信号布线与存储单元MC之间的连接关系这一点上与图16的结构不同。由于对于位线BL供给数据写入电流和读出电流的外围电路的结构、数据读出和数据写入时的工作与图16的情况相同，故不重复进行详细的说明。

因而，即使在实施例6的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据写入得到的工作容限的确保、外围电路的简化和数据写入噪声的降低和基于读出字线的共有化的存储器阵列10的高集成化来实现。

实施例7

参照图60，位线BL经存取晶体管ATR与磁隧道结部MTJ导电性地结合。磁隧道结部MTJ导电性地结合在写入字线WWL与存取晶体管ATR之间。读出字线RWL与存取晶体管ATR的栅结合。读出字线RWL与写入字线WWL平行地配置，在与这些字线交叉的方向上配置位线BL。

实施例7的存储单元与实施例6的存储单元比较，相当于调换位线BL和写入字线WWL与磁隧道结部MTJ和存取晶体管ATR的连接关系进行了配置的存储单元。因而，被配置的信号线的种类与实施例6的情况相同，由于数据读出和数据写入时的各信号线的电压和电流波形与实施例6相同，故不重复进行详细的说明。

参照图61，在第1金属布线层M1和第2金属布线层M2中分别配置位线BL和写入字线WWL。在与存取晶体管ATR的栅130为同一的层中配置读出字线RWL。磁隧道结部MTJ直接与写入字线WWL结合。

这样，在实施例7的存储单元的结构中，也省略基准电压布线SL，可使用2个金属布线层M1和M2来配置MTJ存储单元。

此外，由于成为位线BL经存取晶体管ATR与磁隧道结部MTJ结合的结构，故各位线BL只与成为数据读出的对象的、即属于对应的读出字线RWL被激活为选择状态(高电平)的存储单元行的MTJ存储单元导电性地结合。其结果，与实施例相同，可抑制位线BL的电容，特别是可使数据读出时的工作高速化。

参照图62，在实施例7的存储器阵列10中，在行方向上邻接的存储单元共有同一位线BL。

由于读出字线RWL、写入字线WWL和字线电流控制电路40的结构、在数据读出和数据写入时的各存储单元的工作与实施例6相同，故不重复进行说明。

通过作成这样的结构，即使在配置可进行信号布线数的削减和谋求数据读出的高速化的实施例7的存储单元的情况下，也可缓和存储器阵列10中的位线BL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

此外，在实施例7的存储单元的结构中，与实施例3的情况相同，由于位线BL与磁隧道结部MTJ之间的距离比写入字线WWL与磁隧道结部MTJ之间的距离大，故必须利用位线BL流过更大的数据写入电流。因而，考虑位线BL的KK，对于提高MRAM器件的可靠性是有效的。

即，即使在实施例7的存储单元的配置中，通过将位线BL的布线宽度(剖面面积)确保为比与磁隧道结部的距离小的写入字线WWL的布线宽度大，可提高位线BL的KK，可提高MRAM器件的可靠性。此外，在材料方面来说，也希望用KK高的材料来形成位线BL。

实施例7的变形例1

参照图63，在实施例7的变形例1的存储器阵列10中，在列方向上邻接的存储单元与图54的情况同样地共有同一写入字线WWL。因而，根据与图7的情况同样的原因，交替地配置存储单元MC。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例7相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例7的存储单元的配置的情况下，也可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例7的变形例2

参照图64，在实施例7的变形例2的存储器阵列10中，在列方向上邻接的存储单元与图55的情况同样地共有同一读出字线RWL。此外，根据与图9的情况同样的原因，交替地配置存储单元MC。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例7相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例7的存储单元的配置中，也可缓和存储器阵列10中的读出字线RWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例7的变形例3

参照图65，在实施例7的变形例3的存储器阵列10中，与实施例7的变形例1相同，在列方向上邻接的存储单元共有同一写入字线WWL。再者，在列方向上邻接的存储单元间也共有读出字线RWL。例如，属于第2行和第3行的存储单元行的存储单元组共有同一读出字线RWL2。对于以后的存储单元行，也同样地配置读出字线RWL和写入字线WWL。与图10的情况同样，交替地配置存储单元MC。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例7相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例7的存储单元的配置中，也可缓和存储器阵列10中的写入字线WWL和读出字线RWL这两者的布线间距。其结果，可有效地配置存储单元MC，与实施例7的变形例1和2的情况相比，可进一步使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例7的变形例4

参照图66，在实施例7的变形例4的存储器阵列10中，与实施例2相同，在每个由邻接的2个存储单元列形成的存储单元列的组中，使用对应的2条位线实现折叠型位线结构。

在图66中，在各存储单元MC中存取晶体管ATR与位线BL连接、磁隧道结部MTJ与写入字线WWL连接这一点上与图57的结构不同。

由于其它的部分的结构、数据读出和数据写入时的工作与图57的情况相同，故不重复进行详细的说明。

因而，即使在实施例7的存储单元的配置中，也可使用折叠型位线结构来确保数据读出和数据写入的工作容限。此外，与实施例2相同，可谋求数据写入电路50w和读出/写入控制电路60的外围电路的结构的简化，同时可降低数据写入噪声。

实施例7的变形例5

在实施例7的变形例5中，除了实施例7的变形例4中示出的折叠型位线结构外，可谋求邻接的存储单元行间的写入字线WWL的共有。

在图67中，在各存储单元MC中存取晶体管ATR与位线BL连接、磁隧道结部MTJ与写入字线WWL连接这一点上与图58的结构不同。

由于其它的部分的结构、数据读出和数据写入时的工作与图58的情况相同，故不重复进行详细的说明。

因而，即使在实施例7的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据读出得到的工作容限的确保和基于写入字线的共有化的存储器阵列10的高集成化来实现。

实施例7的变形例6

在实施例7的变形例6中，除了实施例7的变形例4中示出的折叠型位线结构外，可谋求邻接的存储单元行间的读出字线RWL的共有。

在图68中，在各存储单元MC中存取晶体管ATR与位线BL连接、磁隧道结部MTJ与写入字线WWL连接这一点上与图59的结构不同。

由于其它的部分的结构、数据读出和数据写入时的工作与图59的情况相同，故不重复进行详细的说明。

因而，即使在实施例7的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据写入得到的工作容限的确保、外围电路的简化和数据写入噪声的降低和基于读出字线的共有化的存储器阵列10的高集成化来实现。

实施例8

参照图69，在实施例8中，独立地设置在数据读出时供给读出电流Is用的读出位线RBL和在数据写入时供给数据写入电流±Iw用的写入位线WBL。

存取晶体管ATR导电性地结合在磁隧道结部MTJ与读出位线RBL之间。即，读出位线RBL经存取晶体管ATR与磁隧道结部MTJ导电性地结合。

磁隧道结部MTJ与存取晶体管ATR和写入位线WBL结合。在与读出位线RBL和写入位线WBL交叉的方向上设置读出字线RWL和写入字线WWL。读出字线RWL与存取晶体管ATR的栅结合。

首先，说明数据写入时的工作。

字线驱动器30根据行译码器20的选择结果，将与选择行对应的写入字线WWL的电压驱动为选择状态(高电平)。在非选择行中，写入字线WWL的电压电平为非选择状态(低电平)。通过利用字线电流控制电路40将写入字线WWL与接地电压Vss结合，可在选择行中、在写入字线WWL中流过数据写入电流Ip。

此外，通过与图3中已说明的数据写入时的位线BL的电压同样地控制写入位线WBL的电压，可在写入位线WBL中流过与被写入的存储数据的数据电平对应的数据写入电流±Iw。由此，可进行与MTJ存储单元对应的数据写入。

在数据写入时，将读出字线RWL按原样维持为非选择状态(低电平)。将读出位线RBL预充电到高电压状态(Vcc)。由于将存取晶体管ATR维持为关断状态，故在数据写入时在读出位线RBL中不流过电流。

另一方面，在数据读出时，将写入字线WWL维持为非选择状态(低电平)，利用字线电流控制电路40将其电压电平固定为接地电压Vss。

字线驱动器30根据行译码器20的选择结果，将与选择行对应的读出字线RWL的电压驱动为选择状态(高电平)。在非选择行中，读出字线RWL的电压电平为非选择状态(低电平)。读出/写入控制电路50和60对读出位线RBL供给进行数据读出用的恒定量的读出电流Is，同时将写入位线WBL的电压设定为接地电压Vss。

由于读出位线RBL在数据读出前被预充电到高电压状态(Vcc)，故利用响应于读出字线RWL的激活的存取晶体管ATR的导通，可在读出位线RBL～存取晶体管ATR～磁隧道结部MTJ～写入位线WBL(接地电压Vss)中形成读出电流Is的电流路径。由此，可在读出位线RBL上呈现与存储数据对应的电压降，故可进行与图3中示出的工作相同的数据读出工作。

参照图71，在第1金属布线层M1中形成读出位线RBL，与存取晶体管ATR的源/漏区110结合。在第2金属布线层M2中配置写入字线WWL。写入位线WBL与磁隧道结部MTJ结合，在第3金属布线层M3中形成。MTJ存储单元经在第1和第2金属布线层M1、M2、金属膜150和阻挡金属140与存取晶体管ATR的源/漏区120结合。

读出位线RBL与磁隧道结部MTJ不直接结合，而是经存取晶体管ATR只与成为数据读出的对象的MTJ存储单元的磁隧道结部MTJ连接。因而，可抑制读出位线RBL的电容，特别是可使数据读出时的工作高速化。

关于写入位线WBL，由于可减小与磁隧道结部MTJ的距离，故可将数据写入时的磁耦合设定得较大，可减小数据写入时流过写入位线WBL的数据写入电流±Iw。其结果，利用由数据写入电流发生的磁噪声的减少或写入位线的电流密度的抑制，可提高工作的可靠性。

通过分割地配置读出位线RBL和写入位线WBL，可兼顾上述的效果。

参照图72，在实施例8的存储器阵列10中，将具有图69中示出的结构的存储单元MC配置成行列状。沿行方向配置读出字线RWL和写入字线WWL，沿列方向配置读出位线RBL和写入位线WBL。

字线电流控制电路40将各写入字线WWL与接地电压Vss结合。由此，可将数据读出时和数据写入时的写入字线WWL的电压和电流控制成如图70中所示那样。

在行方向上邻接的存储单元共有读出位线RBL和写入位线WBL的某一方。

例如，属于第1和第2存储单元列的存储单元组共有1条读出位线RBL1，属于第2和第3存储单元列的存储单元组共有1条写入位线WBL2。对于以后的存储单元列，也同样交替地配置读出位线RBL和写入位线WBL。

如果多个存储单元MC与同一读出位线RBL或写入位线WBL对应地成为数据读出或数据写入的对象，则发生数据冲突，因此，交替地配置存储单元MC。

通过作成这样的结构，可缓和存储器阵列10中的读出位线RBL和写入位线WBL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

其次，说明流过数据写入电流±Iw和读出电流Is用的外围电路的结构。

在每个存储单元列中，即在每条位线中在数据读出用和数据写入用方面独立地设置列选择线。在图72中，代表性地示出分别与第1～第2存储单元列对应的读出列选择线RCSL1～RCSL2和分别与第1～第3存储单元列对应的写入列选择线WCSL1～WCSL3。以下，在总称这些多条读出列选择线和写入列选择线的情况下，分别使用符号RCSL和WCSL。

列译码器25根据列选择结果，在数据读出时将多条读出列选择线RCSL中的1条激活为选择状态(高电平)，在数据写入时将多条写入列选择线WCSL中的1条激活为选择状态(高电平)。

与列选择线同样，在每个存储单元列中在数据读出用和数据写入用方面独立地设置列选择门。在图72中，代表性地示出分别与第1～第2存储单元列对应的读出列选择门RCG1～RCG2和分别与第1～第3存储单元列对应的写入列选择门WCG1～WCG3。

写入列选择门WCG导电性地结合在对应的写入位线WBL与数据线IO之间。读出列选择门RCG导电性地结合在对应的读出位线RBL与数据线/IO之间。

由数据线IO和/IO构成的数据I/O线对DI/OP传递数据写入时的数据写入电流±Iw。另一方面，利用一方的数据线/IO传递数据读出时的读出电流。

供给数据写入电流±Iw用的数据写入电路50w的节点Nw1和Nw2分别与数据线IO和/IO连接。数据读出电路51r的节点Nr1与数据线/IO连接。由于数据写入电路50w和数据读出电路51r的结构和工作与在图14和17中分别已说明的相同，故不重复进行详细的说明。

各读出列选择线RCSL和各读出列选择门RCG与各写入列选择线WCSL和各写入列选择门WCG分别为1对1的对应关系。例如，与位线BL1对应的读出列选择门RCG1和写入列选择门WCG1分别根据读出列选择线RCSL1和写入列选择线WCSL1的电压电平而导通/关断。

根据列地址CA的译码结果、即列选择结果，选择某一条字线。响应于根据列选择结果被激活的读出列选择线RCSL或写入列选择线WCSL，对应的写入列选择门WCG或读出列选择门RCG导通。其结果，被选择了的位线BL与构成数据I/O线对DI/OP的数据线IO和/IO的一方导电性地结合。

读出/写入控制电路60包含分别与存储单元列对应地配置的写入电流控制晶体管、预充电晶体管和写入位线电压控制晶体管。在图72中，代表性地示出分别与第1至第3存储单元列、即写入位线WBL1～WBL3对应地设置的写入电流控制晶体管63-1～63-3和位线电压控制晶体管65-1～65-3以及分别与读出位线RBL1～RBL3对应地设置的预充电晶体管641～64-3。以下，在总称这些多个写入位线电压控制晶体管的情况下，使用符号65。

位线电压控制晶体管65的每一个在数据读出时导通，为了确保读出电流Is的电流路径，将对应的写入位线WBL与接地电压Vss结合。在数据读出时以外，各位线电压控制晶体管65关断，各写入位线WBL与接地电压Vss隔开。由于写入电流控制晶体管63和预充电晶体管64的配置和工作与图15的情况相同，故不重复进行说明。

通过作成这样的结构，在数据写入时，在被选择了的存储单元列中，可在数据线IO～写入列选择门WCG～写入位线WBL～写入电流控制晶体管63～数据线/IO的路径中流过数据写入电流±Iw。再有，通过与实施例2同样地设定数据线IO、/IO的的电压，可控制数据写入电流±Iw的方向。因而，与实施例2相同，可简化与数据写入相关的外围电路、即数据写入电路50w和读出/写入控制电路60的结构。

这样，即使在独立地设置读出位线RBL和写入位线WBL的结构中，也可根据行选择结果和列选择结果，进行图70中示出的那样的数据读出和数据写入。

实施例8的变形例1

参照图73，在存储器阵列10中，与实施例8相同，在行方向上邻接的存储单元共有读出位线RBL和写入位线WBL的某一方。再者，在实施例8的变形例1中，在列方向上邻接的存储单元共有同一写入字线WWL。例如，属于第1和第2存储单元行的存储单元组共有1条写入字线WWL1。此外，交替地配置存储单元MC。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例8相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例8的存储单元的配置中，也可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

此外，在实施例8的存储单元的结构中，由于写入字线WWL与磁隧道结部MTJ之间的距离比写入位线WBL与磁隧道结部MTJ之间的距离大，故与实施例1的存储单元的情况相同，必须在写入字线WWL中流过大的数据写入电流。

因而，通过缓和写入字线WWL的布线间距来确保剖面面积，可减少写入字线WWL的电流密度。由此，可谋求提高流过大的数据写入电流的写入字线WWL的KK、提高MRAM器件的可靠性。此外，在材料方面来说，也希望用KK高的材料来形成写入字线WWL和写入位线WBL。

实施例8的变形例2

参照图74，在存储器阵列10中，与实施例8相同，在行方向上邻接的存储单元共有读出位线RBL和写入位线WBL的某一方。再者，在实施例8的变形例2中，在列方向上邻接的存储单元共有同一读出字线RWL。例如，属于第1和第2存储单元行的存储单元组共有1条读出字线RWL1。此外，交替地配置存储单元MC。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例8相同，故不重复进行详细的说明。

通过作成这样的结构，即使在独立地配置读出位线RBL和写入位线WBL的实施例8的存储单元的配置中，也可缓和存储器阵列10中的读出字线RWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例8的变形例3

参照图75，在实施例8的变形例3的存储器阵列10中，与实施例8的变形例1相同，在列方向上邻接的存储单元共有同一写入字线WWL。再者，在列方向上邻接的存储单元间也共有读出字线RWL。例如，属于第2行和第3行的存储单元行的存储单元组共有同一读出字线RWL2。对于以后的存储单元行，也同样地配置读出字线RWL和写入字线WWL。

但是，在共有读出字线RWL和写入字线WWL这两者的配置中，不能在行方向上邻接的存储单元间共有共有读出位线RBL或写入位线WBL。因而，在图75的结构中，在每个存储单元列中配置读出位线RBL和写入位线WBL。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例8相同，故不重复进行详细的说明。再有，在标记方面，在图75中省略了图示，但与图72～图74的情况相同，与各读出位线RBL对应地配置预充电晶体管64。

通过作成这样的结构，即使在实施例8的存储单元的配置中，也可缓和存储器阵列10中的写入字线WWL和读出字线RWL这两者的布线间距。其结果，可集中地缓和在行方向上配置的布线的间距，可配置存储单元MC。由此，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例8的变形例4

参照图76，在配置成行列状的实施例8的存储单元中，与实施例2相同，在每个由邻接的2个存储单元列形成的存储单元列的组中，使用对应的2条读出位线和写入位线实现折叠型位线结构。例如，可利用分别与第1和第2存储单元列对应的写入位线WBL1和WBL2构成写入位线对。此时，由于写入位线WBL2传递与写入位线WBL1互补的数据，故也记为位线/WBL1。同样，可利用分别与第1和第2存储单元列对应的读出位线RBL1和RBL2(/RBL1)构成读出位线对。

对于以后的存储单元列，也同样地配置各读出位线RBL和各写入位线WBL，以便在每个存储单元列的组中构成写入位线对和读出位线对。

以下，也将构成各写入位线对的写入位线中的与第奇数的存储单元列对应的一方和与第偶数的存储单元列对应的另一方的每一个总称为写入位线WBL和/WBL。由此，可根据所谓的折叠型位线结构进行数据写入。

同样，也将构成各读出位线对的读出位线中的与第奇数的存储单元列对应的一方和与第偶数的存储单元列对应的另一方的每一个总称为读出位线RBL和/RBL。在数据读出中，对于读出位线RBL使用与实施例2同样地配置的虚设存储单元来进行。由此，可根据所谓的折叠型位线结构进行数据读出。

在每个读出位线对和写入位线对中，即在每个存储单元列的组中设置读出列选择线和写入列选择线。因而，与同一组对应的2个读出列选择门RCG和写入列选择门WCG分别响应于共同的读出列选择线RCSL和写入列选择线WCSL而导通/关断。

例如，与第1和第2存储单元列对应的读出列选择线RCSL1和RCG2根据共同的读出列选择线RCSL1来工作。同样，写入列选择门WCG1和WCG2根据共同的写入列选择线WCSL1来工作。

与奇数列的写入位线WBL对应地设置的写入列选择门WCG1、WCG3、…导电性地结合在对应的写入位线WBL与数据线IO之间。另一方面，与偶数列的写入位线/WBL对应地设置的写入列选择门WCG2、WCG4、…导电性地结合在对应的写入位线/WBL与数据线/IO之间。

同样，与奇数列的读出位线RBL对应地设置的读出列选择门RCG1、RCG3、…导电性地结合在对应的读出位线RBL与数据线IO之间。另一方面，与偶数列的读出位线/RBL对应地设置的读出列选择门RCG2、RCG4、…导电性地结合在对应的读出位线/RBL与数据线/IO之间。

由数据线IO和/IO构成的数据I/O线对DI/OP在数据写入时传递数据写入电流±Iw，在数据读出时传递读出电流。

供给数据写入电流±Iw用的数据写入电路50w和数据读出电路50r经电流切换电路53a与数据线IO、/IO连接。由于数据写入电路50w、数据读出电路50r和电流切换电路53a的结构和工作与在图14中已说明的相同，故不重复进行详细的说明。

响应于根据列地址CA的译码结果、即列选择结果被激活的读出列选择线RCSL或写入列选择线WCSL，对应的2个读出列选择门RCG或写入列选择门WCG导通。其结果，构成被选择了的读出位线对的读出位线RBL和/RBL或构成被选择了的写入位线对的写入位线WBL和/WBL与构成数据I/O线对DI/OP的数据线IO和/IO的一方导电性地结合。

读出/写入控制电路60包含与各写入位线对对应地设置的、根据控制信号WE而导通/关断的均衡化晶体管62和与各写入位线WBL对应地设置的、在数据读出时导电性地结合对应的写入位线与接地电压Vss的位线电压控制晶体管65。再者，在图76中虽然省略了图示，但与图72～图74同样，与各读出位线RBL对应地配置根据位线预充电信号BLPR而导通/关断的预充电晶体管64。

通过作成这样的结构，被选择了的读出位线对与数据读出时的实施例2的位线对同样地流过读出电流，进行数据读出。同样，被选择了的写入位线对经对应的均衡化晶体管62与数据写入时的实施例2的位线对同样地流过数据写入电流，进行数据写入。

因而，即使在实施例8的存储单元的配置中，也可使用折叠型位线结构来确保数据读出和数据写入的工作容限。此外，与实施例2相同，可谋求数据写入电路50w和读出/写入控制电路60的外围电路的结构的简化，同时可降低数据写入噪声。

实施例8的变形例5

在实施例8的变形例5中，除了实施例8的变形例4中示出的折叠型位线结构外，可谋求邻接的存储单元行间的写入字线WWL的共有。

参照图77，在实施例8的变形例5的存储器阵列10中，在列方向上邻接的存储单元共有同一写入字线WWL。

在读出字线RWL被激活的数据读出时，由于对于各读出位线RBL隔开1条连接存储单元，故在每个由邻接的2个存储单元列形成的存储单元列的组中形成读出位线对，可进行基于折叠型位线结构的、与实施例8的变形例4同样的数据读出。

另一方面，在多个存储单元行间被共有的写入字线WWL被激活的数据写入时，不能进行基于折叠型位线结构的数据写入。因而，在实施例8的变形例5中，在每个存储单元列中控制数据写入时的列选择线的激活。

读出/写入控制电路60包含分别与存储单元列对应地配置的写入电流控制晶体管63，来代替均衡化晶体管62。写入电流控制晶体管响应于对应的写入列选择线的激活而导通。在图77中，代表性地示出分别与第1至第4存储单元列、即写入位线WBL1～WBL4对应地设置的写入电流控制晶体管63-1～63-4。虽然图示被省略，但与图72～74的情况同样，与各读出位线RBL对应地配置预充电晶体管64。

与第奇数的存储单元列对应地设置的写入电流控制晶体管63-1、63-3、…是为了根据列选择结果使对应的写入位线WBL1、WBL3、…与数据线/IO导电性地结合而配置的。另一方面，与第奇数的存储单元列对应地设置的写入电流控制晶体管63-2、63-4、…是为了根据列选择结果使对应的写入位线WBL2、WBL4、…与数据线IO导电性地结合而配置的。

因而，在被选择的存储单元列中，可在可在数据线IO(/IO)～写入列选择门WCG～写入位线WBL～写入电流控制晶体管63～数据线/IO(IO)的路径中流过数据写入电流±Iw。再有，通过与实施例2同样地设定数据线IO、/IO的的电压，可控制数据写入电流±Iw的方向。因而，与实施例2相同，可简化与数据写入相关的外围电路、即数据写入电路50w和读出/写入控制电路60的结构。

此外，虽然不能进行基于折叠型位线结构的数据写入，但可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，与实施例8的变形例1的情况相同，可谋求因存储器阵列10的高集成化导致的MRAM器件的芯片面积削减和因写入字线WWL的KK提高导致的MRAM器件的可靠性的提高。

实施例8的变形例6

在实施例8的变形例6中，除了实施例8的变形例4中示出的折叠型位线结构外，可谋求邻接的存储单元行间的读出字线RWL的共有。

参照图78，在实施例8的变形例6的存储器阵列10中，在列方向上邻接的存储单元共有同一读出字线RWL。

读出/写入控制电路60包含与实施例8的变形例4同样地配置的均衡化晶体管62和位线电压控制晶体管65。虽然图示被省略，但读出/写入控制电路60与图72～图74相同，还具有与各读出位线RBL对应地配置的预充电晶体管64。

在写入字线WWL被激活的数据写入时，由于对于各写入位线WBL隔开1条连接存储单元，故在每个由邻接的2个存储单元列形成的存储单元列的组中形成写入位线对，可进行基于折叠型位线结构的、与实施例8的变形例4同样的数据写入。因而，与实施例2相同，可确保数据写入的工作容限。此外，可简化与数据写入相关的外围电路、即数据写入电路50w和读出/写入控制电路60等的电路结构，同时可减少在数据写入时发生的磁场噪声。

另一方面，在多个存储单元行间被共有的读出字线RWL被激活的数据读出时，不能进行基于折叠型位线结构的数据读出。

在实施例8的变形例6的结构中，分别配置电流切换电路53b和数据读出电路51r，来代替电流切换电路53a和数据读出电路50r。关于电流切换电路53b和数据读出电路51r的结构和工作，由于在图16和图17中已说明了，故不重复进行详细的说明。

通过作成这样的结构，虽然不能谋求因折叠型位线结构导致的读出工作容限的确保，但可缓和存储器阵列10中的读出字线RWL的布线间距，可正常地进行数据读出。其结果，与实施例2的变形例3的情况相同，可谋求因存储器阵列10的高集成化导致的MRAM器件的芯片面积削减。

因而，即使在实施例8的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据写入得到的工作容限的确保、外围电路的简化和数据写入噪声的降低和基于读出字线RWL的共有化的存储器阵列10的高集成化来实现。

实施例9

参照图79，在实施例9的存储单元中，存取晶体管ATR导电性地结合在读出位线RBL与磁隧道结部MTJ之间。磁隧道结部MTJ导电性地结合在存取晶体管ATR与写入字线WWL之间。存取晶体管ATR的栅与读出字线RWL结合。

如图70中已说明的那样，由于将数据读出时的写入字线WWL的电压电平设定为接地电压Vss，故可将写入字线WWL代替读出位线RBL与磁隧道结部MTJ结合。由此，在数据读出时，响应于读出字线RWL的激活，存取晶体管ATR导通，在读出位线RBL～存取晶体管ATR～磁隧道结部MTJ～写入字线WWL之间形成读出电流Is的电流路径，可在读出位线RBL中产生与磁隧道结部MTJ的存储数据对应的电压变化。

另一方面，在数据写入时，利用分别流过写入字线WWL和写入位线WBL的数据写入电流可在磁隧道结部MTJ中发生互相正交的磁场。

因而，对于实施例9的MTJ存储单元的数据写入和数据读出工作，可通过与图70同样地设定读出字线RWL、写入字线WWL、读出位线RBL和写入位线WBL的电压和电流来进行。

参照图80，在实施例9中，由于没有必要使写入位线WBL与其它布线或MTJ存储单元结合，故可以与磁隧道结部MTJ的磁耦合为优先、自由地配置。使用例如第2金属布线层M2，在磁隧道结部MTJ的正下方配置写入位线WBL。

写入字线WWL与磁隧道结部MTJ导电性地结合，被配置在第3金属布线层M3中。由于关于读出字线RWL、存取晶体管ATR和读出位线RBL的配置与图71相同，故不重复进行说明。

通过作成这样的结构，由于读出位线RBL经存取晶体管ATR与磁隧道结部MTJ结合，故读出位线RBL不会与属于同一存储单元列的多个磁隧道结部MTJ直接连接，可抑制读出位线RBL的电容。其结果，可使数据读出工作高速化。

此外，由于磁隧道结部MTJ与写入字线WWL的间隔可变窄，故可增大在数据写入时的磁耦合，可将写入字线WWL的数据写入电流Ip设定得较小。其结果，通过由数据写入电流发生的磁噪声的减少或写入位线的电流密度的抑制，可提高工作的可靠性。

因而，与实施例8的存储单元相同，通过分割地配置读出位线RBL和写入位线WBL，在数据读出和数据写入这两方面中，可兼顾上述的效果。

参照图81，在实施例9的存储器阵列10中，与图72的情况相同，在行方向上邻接的存储单元共有读出位线RBL和写入位线WBL的某一方。

例如，属于第1和第2存储单元列的存储单元组共有1条读出位线RBL1，属于第2和第3存储单元列的存储单元组共有1条写入位线WBL2。对于以后的存储单元列，也同样交替地配置读出位线RBL和写入位线WBL。

此外，在存储单元的结构方面，不需要读出/写入控制电路60中的位线电压控制晶体管65的配置。

由于存储单元MC、读出字线RWL、写入字线WWL、字线电流控制电路40和根据列选择结果供给数据写入电流和读出电流用的外围电路的配置和结构与实施例8相同，故不重复进行说明。

通过作成这样的结构，即使在配置实施例9的存储单元的情况下，也可缓和存储器阵列10中的读出位线RBL和写入位线WBL这两者的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

此外，在实施例9的存储单元的结构中，由于写入位线WBL与磁隧道结部MTJ之间的距离比写入字线WWL与磁隧道结部MTJ之间的距离大，故必须利用写入位线WBL流过更大的数据写入电流。因而，考虑写入位线WBL的KK，对于提高MRAM器件的可靠性是有效的。

即，即使在实施例9的存储单元的配置中，通过将写入位线WBL的布线宽度(剖面面积)确保为比与磁隧道结部的距离小的写入字线WWL的布线宽度大，可提高写入位线WBL的KK，可提高MRAM器件的可靠性。此外，在材料方面来说，也希望用KK高的材料来形成写入位线WBL。

实施例9的变形例1

参照图82，在实施例9的变形例1的存储器阵列10中，在列方向上邻接的存储单元共有同一写入字线WWL。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例9相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例9的存储单元的配置中，也可缓和存储器阵列10中的写入字线WWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例9的变形例2

参照图83，在实施例9的变形例2的存储器阵列10中，在列方向上邻接的存储单元与图74的情况同样地共有同一读出字线RWL。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例9相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例9的存储单元的配置中，也可缓和存储器阵列10中的读出字线RWL的布线间距。其结果，可有效地配置存储单元MC，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例9的变形例3

参照图84，在实施例9的变形例3的存储器阵列10中，与实施例9的变形例1相同，在列方向上邻接的存储单元共有同一写入字线WWL。再者，在列方向上邻接的存储单元间也共有读出字线RWL。例如，属于第2行和第3行的存储单元行的存储单元组共有同一读出字线RWL2。对于以后的存储单元行，也同样地配置读出字线RWL和写入字线WWL。

与图75的情况相同，在共有读出字线RWL和写入字线WWL这两者的配置中，在行方向上邻接的存储单元间不能共有读出位线RBL和写入位线WBL。在每个存储单元列中配置读出位线RBL和写入位线WBL。

由于其它的部分的结构、数据读出和数据写入时的各存储单元的工作与实施例9相同，故不重复进行详细的说明。

通过作成这样的结构，即使在实施例9的存储单元的配置中，也可缓和存储器阵列10中的写入字线WWL和读出字线RWL这两者的布线间距。其结果，可集中地缓和在行方向上配置的布线的间距，可配置存储单元MC。由此，可使存储器阵列10实现高集成化、削减MRAM器件的芯片面积。

实施例9的变形例4

参照图85，在实施例9的变形例4的存储器阵列10中，与实施例8的变形例4相同，在每个由邻接的2个存储单元列形成的存储单元列的组中，使用对应的2条读出位线和写入位线实现折叠型位线结构。

在图85中，在各存储单元MC中写入字线WWL与磁隧道结部MTJ连接、写入位线WBL不与磁隧道结部MTJ连接这一点上与实施例8的变形例4的图76的结构不同。此外，在存储单元的结构方面，不需要读出/写入控制电路60中的位线电压控制晶体管65的配置。

由于其它的部分的结构、数据读出和数据写入时的工作与图76的情况相同，故不重复进行详细的说明。

因而，即使在实施例9的存储单元的配置中，也可使用折叠型位线结构来确保数据读出和数据写入的工作容限。此外，与实施例2相同，可简化数据写入电路50w和读出/写入控制电路60的外围电路的结构，同时可降低数据写入噪声。

实施例9的变形例5

在实施例9的变形例5中，除了实施例9的变形例4中示出的折叠型位线结构外，可谋求邻接的存储单元行间的写入字线WWL的共有。

在图86中，在各存储单元MC中写入字线WWL与磁隧道结部MTJ连接、写入位线WBL不与磁隧道结部MTJ连接这一点上与实施例8的变形例5的图77的结构不同。此外，在存储单元的结构方面，不需要读出/写入控制电路60中的位线电压控制晶体管65的配置。

由于其它的部分的结构、数据读出和数据写入时的工作与图77的情况相同，故不重复进行详细的说明。

因而，即使在实施例9的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据读出得到的工作容限的确保和基于写入字线的共有化的存储器阵列10的高集成化来实现。

实施例9的变形例6

在实施例9的变形例6中，除了实施例9的变形例4中示出的折叠型位线结构外，可谋求邻接的存储单元行间的读出字线RWL的共有。

在图87中，在各存储单元MC中写入字线WWL与磁隧道结部MTJ连接、写入位线WBL不与磁隧道结部MTJ连接这一点上与实施例8的变形例6的图78的结构不同。此外，在存储单元的结构方面，不需要读出/写入控制电路60中的位线电压控制晶体管65的配置。

由于其它的部分的结构、数据读出和数据写入时的工作与图78的情况相同，故不重复进行详细的说明。

因而，即使在实施例9的存储单元的配置中，也可兼顾因基于折叠型位线结构的数据写入得到的工作容限的确保、外围电路的简化和数据写入噪声的降低和基于读出字线的共有化的存储器阵列10的高集成化来实现。

以上，参照附图详细地说明了本发明，但这些说明始终是例示性的，而不是在任何意义上来限定本发明，本发明的要旨和范围只由后附的权利要求书来限定，包含与权利要求的范围均等的意义和范围内的全部的变更。