用于消除浮体效应的SOI半导体集成电路及其制造方法

摘要

提供一种绝缘体上硅薄膜(SOI)集成电路以及一种制造SOI集成电路的方法。至少一个隔离的晶体管有源区和一体线形成在SOI衬底上。晶体管有源区和体线由与SOI衬底的埋式绝缘层接触的隔离层包围。晶体管有源区侧壁的一部分延伸至体线。于是,晶体管有源区经体延伸部分与体线电学上连接。体延伸部分覆有体绝缘层。绝缘的栅图案形成在晶体管有源区的上方并且栅图案的一端与体绝缘层重叠。

说明书

本发明总体上涉及绝缘体上硅薄膜(SOI)技术，更具体而言涉及一种用于消除SOI MOSFET中浮体效应的SOI半导体集成电路和制造该电路的方法。

在半导体制造工业中，为减少寄生电容和电阻以提高半导体集成电路的运行速度投入了很多关注。

由于其固有的优点例如较小的结电容和较好的器件隔离，SOI MOSFET已被证实在低功率、高速超大规模集成电路(VLSI)应用方面优于体型(bulk)硅MOSFET。

此外，在SOI器件中有许多优点，例如对软错误较好的抗扰度，动态功率减少，甚至在提高的封装密度下的闭锁电阻的改善。

尽管SOI器件具有上述显著特征，由于材料处理和器件设计方面的技术问题SOI集成电路尚未商业上那么成功。

图1示出按照现有技术的一种SOI MOSFET的典型结构。SOI MOSFET包括栅极20，栅介质21，绝缘层15上的源23和漏24。绝缘层15的背部表面与支承衬底10接触。

由于SOI MOSFET的体区30由绝缘层15绝缘，它是电学上绝缘的并且因此它的电压随施加在或者源区23，或者漏区24或者栅极20上的电压变化。

SOI MOSFET中体区30的电压波动，所谓的浮体效应(FBE,floatingbody effect)导致对SOI器件正常工作的有害效应。这些有害效应中最常见的是扭结效应和双极型效应。

当器件的沟道区被局部耗尽并且施加高漏电压时，器件中产生的电场在漏区24附近产生碰撞电离。

因此，如果SOI MOSFET是一种SOI N-MOSFET，产生的空穴被注入体中由此产生正的带电体。积聚在体30中的该正电荷的第一后果是体电位的增加导致SOI MOSFET阈电压(V_T)的降低。

由于阈电压的降低提高漏极电流，阈电压的变化在SOI MOSFET的输出特性曲线中表现为扭结。

由于MOSFET包括一横向双极型晶体管，即n-p-n结构23,30和24，电压增加的另一后果是横向双极型结构的最后接通。

当MOSFET的体30被正向偏置时，源体(23-30)结，对应于横向n-p-n结构的发射极-基极结，变为前向偏置同时电子由源23注入到体区30。

到达漏耗尽区的注入的电子添加到漏极电流。因此，漏极电流主要由寄生双极型晶体管控制而不是由栅极控制下的沟道电流控制。

该效应称为寄生“双极”效应。SOI MOSFET的寄生双极作用诱发特别是在开关电路中的“动态漏泄电流”(DLC)。

在如图2A中所示的MUX(复用器，multiplexer)电路中，如果在节点A和B施加的电压高，则输出节点C将高。现在，节点A的栅电压被接通到一低电压。则输出节点C应保持在高电压。

但是，在节点A和C分别保持低电压和高电压的状态下，如果节点B的电压因为某些原因接通到低电压，节点C的输出电压由于寄生双极效应的动态漏泄机制即刻下降。

图2B示出按照现有技术的复用器电路中节点C处输出电压的即刻下降。这里，x轴表示时间(t)而y轴表示节点C的电压。

为了校正由于在SOI MOSFET中观察到的浮体效应导致的那些有害效应，已提出几种技术方法。

例如，F.Assaderaghi等人在他们的题目为，用于很低电压运行的一种动态阈电压MOSFET(DTMOS),IEEE Electron Device Lett.,第510-512页，15卷，12期，1994年发表的技术论文中提出一种用于减少浮体效应的技术。

F.Assaderaghi等人试图通过将浮体与SOI MOSFET的栅连接在一起消除浮体效应。但是，由于在保持源和漏低时栅电压高的情况下动态漏泄电流不可能在源和漏之间被避免，他们指出，他们的方法只适用于低电压运行。

作为解决SOI器件中浮体问题的另一方法，J.W.Sleight等人在题目为，SOI晶体管密集肖特基体接触技术的DC和瞬态特性，IEEE Transactions onElectron Devices，第1451-1456页，46卷，7期，1999年7月发表的技术论文中提出一种新的肖特基体接触技术。

后面的技术论文提出一种用于体接触局部耗尽SOI晶体管的自调整肖特基二极管方法。在他们的论文中，肖特基二极管被置于源/漏端，使得浮体被连接在源/漏区。

图3A和3B为按照现有技术的实现分别连接在源/漏和栅的体接触的设计简图。参照图3A，n⁺源23经p⁺区31连接在体30。

参照图3B示出的按照第一种现有技术的栅体接触，体30经电接触33与栅极20电学上连接。

但是，必须指出在现有技术中公开的或者与源或者与栅的体接触结构在其商业化SOI集成电路的应用中具有根本性的限制。

即，由于在整个电路中只有易于受到动态漏泄电流损坏的薄弱部分通过按照现有技术的接触浮体被人工纠正，解决SOI集成电路中固有的浮体问题是困难的。

例如，在包括制造在SOI衬底上的64位微处理器的150万晶体管中通常只有5～10万晶体管为体接触的以校正浮体效应。

鉴于这些问题，在技术中有必要设计一种用于基本上消除SOI半导体集成电路中浮体效应的方法和结构，它不受这些限制。

因此，本发明的一目的在于提供一种消除SOI集成电路中浮体效应的技术。本发明的另一目的在于提供一种解决SOI集成电路中扭结效应的技术。

而本发明的另一目的在于提供一种消除SOI集成电路中寄生双极效应和由此的动态漏泄电流的技术。

本发明的还一目的在于提供一种消除浮体效应的技术，它适用于商业化SOI产品。

本发明的再一目的在于提供一种具有保持常规设计兼容性的消除浮体效应的完整解决方案。

按照本发明的宽泛的方面，提供具有体延伸部分的SOI半导体集成电路，体延伸部分将SOI MOSFET的体区与与电源线或地线连接的体线连接，以及制造SOI半导体集成电路的方法。

按照本发明的SOI集成电路包括至少一个由绝缘体包围的隔离的SOIMOSFET，在SOI MOSFET一侧布置的体线和将SOI MOSFET体区的侧壁与体线电学上连接的体延伸部分。因此，许多SOI MOSFET可布置在体线的一侧。此外，许多SOI MOSFET可布置在体线的两侧。

SOI MOSFET形成在SOI衬底的预定区上，SOI衬底有支承衬底，层叠在支承衬底上的埋式绝缘层和层叠在埋式绝缘层上的半导体层。更为详细地，SOI MOSFET包括由隔离层包围的晶体管有源区，隔离层形成在半导体层的被选择区，以及与晶体管有源区相交的绝缘的栅图案。体线同样由隔离层包围。结果，晶体管有源区和体线的侧壁由与埋式绝缘层相接触的隔离层包围。

体延伸部分是由晶体管有源区的侧壁延伸至体线由此将晶体管有源区与体线电学上连接。体延伸部分比晶体管有源区薄。同样，体延伸部分的上表面覆有体绝缘层。

栅绝缘层插在绝缘的栅图案和晶体管有源区之间并且绝缘的栅图案的一端与体绝缘层重叠。体绝缘层比栅绝缘层厚。于是，可以防止反型沟道与施加给绝缘的栅图案的电压无关地形成在体延伸部分。

结果，实现在整个SOI集成电路中没有浮体的一种改进的SOI MOSFET成为可能。

制造SOI集成电路的一种方法包括在SOI衬底上形成至少一个SOIMOSFET，形成在SOI MOSFET一侧布置的体线和形成将SOI MOSFET的体区与体线电学上连接的体延伸部分。这里，SOI衬底由支承衬底，形成在支承衬底上的埋式绝缘层和形成在埋式绝缘层上的半导体层组成。于是，许多SOI MOSFET可被形成在体线的一侧或位线的两侧。

形成SOI MOSFET，体线和体延伸部分的方法包括刻蚀半导体层的预定区以形成限定至少一个隔离的晶体管有源区和在晶体管有源区一侧的体线有源区的沟槽区。沟槽区的深度小于半导体层的厚度。于是，半导体剩余层，它比半导体层薄，存在于沟槽区的底部。半导体剩余层的预定区随后被选择地刻蚀直到露出埋式绝缘层，由此留下连接晶体管有源区和体线的体延伸部分。因此，露出埋式绝缘层的隔离区被形成。结果，隔离区比露出体延伸部分的沟槽区深。

随后，体绝缘层和隔离层被分别形成在露出体延伸部分的沟槽区中和露出埋式绝缘层的隔离区中。与晶体管有源区相交的绝缘的栅图案被形成。栅图案被形成使得栅图案的一端与体绝缘层重叠。这里，栅绝缘层被形成在栅图案和晶体管有源区之间。体绝缘层比栅绝缘层厚。于是，即使在工作电压范围内的预定电压被施加给栅图案，它可以防止反型沟道形成在体绝缘层下的体延伸部分。具有与半导体层，即，SOI MOSFET的体区，相同导电类型的杂质离子被注入到体线有源区以形成具有低电阻率的体线。

从对结合本发明优选实施例的附图的制造工艺和结构的描述，本发明的其它特征将得以明晰，它们不应被认为对本发明是限制性的，而只是用于解释和理解。附图中：

图1为说明按照现有技术的一种典型的SOI MOSFET的示意性截面图。

图2A和2B分别为用于说明常规SOI集成电路中由于浮体效应出现的动态漏泄电流的复用器电路和输出波形。

图3A和3B为按照现有技术的体接触的SOI MOSFET的示意性设计图。

图4A为按照本发明一优选实施例的SOI集成电路的顶视图。

图4B为按照本发明另一优选实施例的SOI集成电路的顶视图。

图5为按照本发明优选实施例的SOI集成电路的示意性透视图。

图6A至11A为沿图4A中Ⅰ-Ⅰ′线的截面图用于说明按照本发明的制造SOI集成电路的方法。

图6B至11B为沿图4A中Ⅱ-Ⅱ′线的截面图用于说明按照本发明的制造SOI集成电路的方法。

图6C至11C为沿图4A中Ⅲ-Ⅲ′线的截面图用于说明按照本发明的制造SOI集成电路的方法。

参照附图本发明将被详细地解释。

图4A和5分别为示出按照本发明实施例的SOI集成电路一部分的顶视图和透视图。

现在，参照图4A和5将解释包括N-MOSFET的SOI集成电路。但是，本发明可被容易地应用于包括P-MOSFET的SOI集成电路。同样，本发明可被容易地改变用于包括N-MOSFET和P-MOSFET的SOI集成电路。

参考图4A和5，至少一个隔离的晶体管有源区1a位于SOI衬底的预定区。体线1b布置在晶体管有源区1a的一侧。详细地，晶体管有源区1a可布置在体线1b的一侧。体线1b与从晶体管有源区1a延伸出的体延伸部分1e电学上连接。同样，体线1b优选具有直线形状。这里，SOI衬底由支承衬底53，层叠在支承衬底53上的埋式绝缘层51，和层叠在埋式绝缘层51上的半导体层组成。半导体层具有第一导电类型。第一导电类型可为P型或N型。如果半导体层为P型，一SOI N-MOSFET形成在半导体层上。与此不同，如果半导体层为N型，一SOI P-MOSFET形成在半导体层上。半导体层可为硅层，锗层或化合物半导体层。

晶体管有源区1a，体线1b和体延伸部分1e由半导体层的一些部分构成。同样，这三个区具有相同的导电类型。体延伸部分1e比晶体管有源区1a和体线1b薄，并且体延伸部分1e的下表面与埋式绝缘层51接触。于是，体延伸部分1e的上表面比晶体管有源区1a和体线1b的上表面低。体延伸部分1e的上表面覆有体绝缘层3a。同样，晶体管有源区1a，体线1b和体延伸部分1e周围的埋式绝缘层51覆有隔离层(未示出)。

包括栅极5的绝缘的栅图案在晶体管有源区1a的上方层叠。栅极5与晶体管有源区1a相交，并且栅极5的一端与体绝缘层3a重叠。栅绝缘层(未示出)插在栅极5和晶体管有源区1a之间。栅绝缘层比体绝缘层3a薄。于是，即使工作电压被施加给栅极5，可以防止反型沟道在体绝缘层3a下的体延伸部分1e形成。

第二导电类型的源区1s形成在位于栅极5一侧的晶体管区1a上，而第二导电类型的漏区1d形成在位于栅极5另一侧的晶体管区1a上。因此，栅极5下的晶体管有源区1a对应于包括沟道区的体区1c。栅极5，源/漏区1s和1d，以及体区1c构成一SOI MOSFET。此外，一绝缘垫(未示出)可形成在栅极5或包括栅极5的栅图案的侧壁上。金属硅化物层(未示出)可被选择性地层叠在源/漏区1s和1d和体线1b上。由于存在绝缘垫金属硅化物层与栅极5电学上隔离。同样，金属硅化物层可进一步层叠在栅极5上。

包括SOI MOSFET和金属硅化物层的SOI衬底覆有一层间绝缘层(未示出)。互连线9例如电源线或地线被布置在层间绝缘层上。互连线9经穿透层间绝缘层一部分的接触孔与体线1b电学上连接。这里，如果SOIMOSFET为一 P-MOSFET，互连线对应于电源线。与此不同，如果SOIMOSFET为一 N-MOSFET，互连线对应于地线。

同时，如图4B所示，许多SOI MOSFET可布置在体线1b的两侧。这里，每个SOI MOSFET具有与在图4A和5中描述的SOI MOSFET相同的结构。

图6A至11A，图6B至11B和图6 C至11C为说明按照本发明的SOI集成电路制造方法的截面图。这里，图6A至11A为沿图4AⅠ-Ⅰ′线的截面图，而图6B至11B为沿图4AⅡ-Ⅱ′线的截面图。同样，图6C至11C为沿图4AⅢ-Ⅲ′线的截面图。

参照图6A,6B和6C，沟槽掩模层60形成在SOI衬底2上。SOI衬底2由支承衬底53，形成在支承衬底53上的埋式绝缘层51和形成在埋式绝缘层51上的半导体层1构成。这里，半导体层1具有第一导电类型例如P型。但是，第一导电类型可为N型。于是，沟槽掩模层60形成在第一导电类型的半导体层1上。沟槽掩模层60包括顺序层叠的填充氧化物层55和填充氮化物层57。此外，沟槽掩模层可还包括形成在填充氮化物层57上的硬掩模层59。硬掩模层59优选由相对于半导体层1例如硅层具有高刻蚀选择性的CVD氧化物层构成。第一光致抗蚀剂图案61形成在沟槽掩模层60上。至少一个光致抗蚀剂图案61限定至少一个隔离的晶体管有源区。另一个在晶体管有源区的一侧限定体线有源区。

参照图7A,7B和7C，用第一光致抗蚀剂图案61作为刻蚀掩模刻蚀沟槽掩模层60直到露出半导体层1。结果，至少一个第一沟槽掩模图案60a和一第二沟槽掩模图案60b被形成。第一沟槽掩模图案60a包括顺序层叠的第一填充氧化物图案55a，第一填充氮化物图案57a和第一硬掩模图案59a。同样地，第二沟槽掩模图案60b包括顺序层叠的第二填充氧化物图案55b，第二填充氮化物图案57b和第二硬掩模图案59b。然后第一光致抗蚀剂图案61被除去。

随后，用第一和第二沟槽掩模图案60a和60b作为刻蚀掩模刻蚀露出的半导体层1，以由此形成沟槽区T1。此时，露出的半导体层1被刻蚀到预定的厚度，该厚度小于半导体层1的厚度。结果，半导体剩余层存在于沟槽区T1的底部。同样，至少一个晶体管有源区1a和体线有源区1b由沟槽区T1限定。因此，晶体管有源区1a和体线有源区1b外侧的埋式绝缘层51仍覆有半导体剩余层。

参照图8A,8B和8C，第二光致抗蚀剂图案63形成在半导体剩余层的预定区上。第二光致抗蚀剂图案63覆盖晶体管有源区1a和体线有源区1b之间的半导体剩余层的一部分，如图8A和8C所示。用第二光致抗蚀剂图案63和第一和第二沟槽掩模图案60a和60b作为刻蚀掩模刻蚀半导体剩余层，直到露出埋式绝缘层51。结果，露出埋式绝缘层51的隔离区T2被形成。此时，由半导体剩余层一部分组成的体延伸部分1e同样形成在第二光致抗蚀剂图案63下，如图8A和8C所示。因此，体线有源区1b经体延伸部分1e与晶体管有源区1a电学上连接。

参照图9A,9B和9C，第二光致抗蚀剂图案63被除去。绝缘层例如CVD氧化物层被形成在包括沟槽区T1和隔离区T2的衬底整个表面上。此时，优选沟槽区T1和隔离区T2被完全填充以绝缘层。

然后绝缘层被平面化直到露出第一和第二沟槽掩模图案60a和60b，由此不仅在埋式绝缘层51上形成隔离层3b还在体延伸部分1e上形成体绝缘层3a。此时，第一和第二填充氮化物图案57a和57b作为刻蚀阻挡剂。于是，如果沟槽掩模层60包括CVD氧化物层59，第一和第二硬掩模图案59a和59b在平面化工艺例如反刻蚀工艺或CMP(化学机械抛光)工艺过程中被除去。结果第一和第二改变的沟槽掩模图案60a′和60b′在体绝缘层3a和隔离层3b形成后被留下。

参照图10A,10B和10C，第一和第二改变的沟槽掩模图案60a′和60b′然后采用常规技术除去，以由此露出晶体管有源区1a和体线有源区1b。栅绝缘层65形成在露出的晶体管有源区1a和露出的体线有源区1b上。栅材料层形成在包括绝缘层65的衬底整个表面上。栅材料层通过顺序层叠一导电层和一帽盖绝缘层形成。优选，导电层由掺杂多晶硅层构成而帽盖绝缘层由CVD氧化物层或氮化硅层构成。另一方面，栅材料层可只由导电层构成。

然后栅材料层被构图以形成与晶体管有源区1a相交的绝缘的栅图案67。同样，栅图案67的一端与体绝缘层3a重叠，如图10A和10C所示。如果栅材料层通过顺序层叠导电层和帽盖绝缘层形成，绝缘的栅图案67包括由导电层构成的栅极5和由帽盖绝缘层构成的帽盖绝缘层图案6。但是，如果帽盖绝缘层的形成被省略，绝缘的栅图案67仅由栅极5构成。

用栅图案67作为注入掩模将第二导电类型的杂质选择性地注入晶体管有源区1a，由此在栅图案67两侧分别形成低浓度杂质区1s′和1 d′。第二导电类型与第一导电类型相反。例如，如果第一导电类型为P型，第二导电类型为N型。低浓度杂质区1s′和1d′之间的晶体管有源区1a对应于体区1c。体区1c包括位于栅图案67下方的沟道区。

参照图11A,11B和11C，采用常规技术将绝缘垫69然后形成在绝缘的栅图案67的侧壁上。绝缘垫69由氧化硅层或氮化硅层构成。随后，采用栅图案67和绝缘垫69作为注入掩模将第二导电类型的杂质选择性地注入晶体管有源区1a，由此在栅图案67的两侧形成高浓度杂质区1s″和1d″。结果高浓度杂质区1s″和1d″存在于绝缘垫69的下方。于是，LDD(轻掺杂漏)型源和漏区1s和1d形成在栅图案67的两侧。因此，体区1c经体延伸部分1e与体线有源区1b电学上连接，如图11A,11B和11C所示。这里，栅极5，源/漏区1s和1d，以及体区1c构成一SOI MOSFET。

第一导电类型的杂质被选择性地注入体线有源区1b以便形成具有较低电阻的体线1b。对所得结构的表面施以清理工艺，由此露出源和漏区1s和1d以及体线1b的表面。采用常规的SALICIDE(自调整硅化，self-alignedsilicide)工艺金属硅化物层71不仅可选择性地形成在露出的源和漏区1s和1d上而且可形成在露出的体线1b上。金属硅化物层71由难熔金属硅化物层例如硅化钛层，硅化钽层或硅化钴层构成。如果栅图案67仅由栅极5构成，金属硅化物层71同样形成在栅极5上。

层间绝缘层(未示出)形成在包括金属硅化物层71的衬底整个表面。层间绝缘层被构图以形成露出体线1b一部分的接触孔7(见图4)。填充接触孔7的导电层形成在层间绝缘层上并被构图以形成经接触孔7与体线1b电学上连接的互连线9(见图4和5)。互连线9可为电源线或地线。例如，如果SOI MOSFET为N-MOSFET，互连线9对应于地线。与此不同，如果SOI MOSFET为P-MOSFET，互连线9对应于电源线。

如上所述，按照本发明，可以防止SOI MOSFET的体区电学上浮动。因此，可以实现可靠的和小型的SOI集成电路。

虽然借助其实施例本发明得以说明和描述，那些本领域的技术人员应该理解，在这里或那里可进行各种其它变化，省略和添加而不偏离本发明的精神和范围。

因此，本发明不应被理解为受限于上面陈述的特定实施例，而是包括可体现在包含并等价于权利要求中所陈述的特征范围内的所有可能的实施方案。