用于顺序脉冲串方式的同步动态随机存取存储器结构

摘要

一种电子存储器器件,包括一个具有被安置成多个单位的多个存储器单位的存储器阵列。每个单位被分成只包括偶数编址存储器单位的第一部分和只包括奇数编址存储器单位的第二部分,一个列译码器和一个行译码器被耦合到所述存储器阵列上,用于选择多个存储器单位的一些。一个读出放大器被耦合到所述存储器阵列上,用于执行从/向被选择的存储器单位读出/写入操作。一个地址线被分割,用于将所述被分割的地址加到所述偶数和奇数编址的存储器单位上。

说明书

本发明一般涉及一种电子存储器器件，特别涉及一种具有经过改进的用于以脉冲串方式操作并基本不增加所述存储器尺寸的同步动态随机存取存储器的结构。

在用于存储大量数字编码信息的各种电子系统中利用了动态随机存取存储器(DRAM)。由于利用这些器件的电子系统正在以不断增加的速度运行，所以，DRAM的速度已经变得越来越临界。这就需要具有更快访问时间以用于读/写功能的DRAM器件。

已经开发了很多用于增加这些器件性能的技术。一个已知的这种技术是“予取(pre-fetch)”，这种技术披露在于1994年2月8日颁布的、发明名称为“用于在串行邻接访问存储器开始访问基础上消除页边界限制的SCHEME”的美国专利No.5,285,421。所述“予取”技术通常被应用于已知是顺序动态随机存取存储器(SDRAM)的特殊类型的DRAM中。在这种类型的器件中，所访问的经常是相邻设置的连续存储器位置。

所述“予取”技术的优点是除了数据对应于规定地址以外还通过将附加数据锁存到一个寄存器中的连续访问模式。所述附加数据被置于与所述规定地址相邻的地址。通过将所读取的附加数据存储到所述寄存器中，可以在短于初始访问时间的需要对所述寄存器读出的时间内得到顺序数据。由此，完成一定数量顺序访问所需要的总时间可以被有效地减少。

对Margulis等人的在1995年2月21日颁布的、发明名称为“脉冲串方式DRAM”的美国专利No.5,392,239中披露了另一种已知是“脉冲串方式”的技术。这种技术包括将被迅速从一组连续地址中读出或迅速写入到一组连续地址中的大块数据。由于可以简化寻址方案，所以连续地址的使用增加了DRAM的性能。这种技术仅需要规定一个单一的初始地址，在这种技术中，可以通过增加初始地址产生附加地址。由此，它不再需要传送具有每个数据字的整个地址。Margulis利用脉冲串方式检测器、计数器和缓冲器实现了所述脉冲串方式技术。

SDRAM器件和其它类型的存储器器件需要较快的访问时间。例如希望256M的SDRAM时钟频率在200MHz和250MHz之间。为了实现这样一种器件，通常需要2位的予取。这些时钟速度也需要将被利用所述“脉冲串方式”技术传输给/从所述器件的数据，其中，每个时钟周期(4-5ns)传输一次数据。时钟周期的脉冲串长度或数量通常是由SDRAM方式寄存器确定的。

在SDRAM器件中，具有两种不同的脉冲串类型，这是由所述SDRAM方式寄存器本身确定的。一种脉冲串类型是所述的顺序方式，另一种脉冲串类型是所述的交错方式。图1是一个表，它示出了在这两种具有脉冲串长度为4的不同脉冲串方式之间的差别。如图所示，脉冲串方式在开始地址的基础上确定如何访问数据的顺序。在顺序方式中，数据被按照连续地址访问，而在交错方式中，只有较高或较低的地址被首先访问。

在诸如256M芯片的大SDRAM器件中执行上述两种脉冲串类型中的任何一种都是困难和高成本的。这是因为这种器件需要非常大的结构以支持这样一个器件。

因此，本发明的一个目的是提供一种经过改进的结构，这种结构能够使SDRAM器件以顺序脉冲串方式操作，而基本上不会增加该器件的尺寸。

一个电子存储器器件，包括：具有多个被安置成多个单位(unit)的多个存储器单位的存储器阵列，其中，每个单位被分成具有偶数编址存储器单位的第一部分和具有奇数编址存储器单位的第二部分；耦合到所述存储器阵列并用于选择一定数量所述多个存储器单位的列译码器和行译码器；耦合到所述存储器阵列并用于执行从/向所选择的存储器单位读出/写入操作的读出放大器；和多个经过多个地址线耦合到所述列译码器的地址位，至少一个所述地址位被分割成两个被分割的位以经过被分割的地址线用于所述偶数和奇数编址存储器单位，其中，在存储器访问期间，所述被分割的位被加1以用于脉冲串方式下的每次访问。

下面结合附图详细描述本发明上述目的、特性和优点，其中：

图1表示，用于顺序和交错脉冲串方式的寻址顺序；

图2示出了根据本发明用于支持所述SDRAM结构的电路；

图3是用于一个DRAM器件的一种可能的地址路径；

图4是用于一个DRAM器件的一种可能的数据路径；

图5示出了根据本发明的所述SDRAM结构；

图6示出了根据本发明用于所述SDRAM器件的以交错脉冲串方式的单位结构；

图7示出了根据本发明用于所述SDRAM器件的以顺序脉冲串方式下的单位结构；

图8是一个根据本发明以顺序脉冲串方式的寻址图，用于具有脉冲串长度为4的SDRAM器件；和

图9是一个根据本发明以顺序脉冲串方式的寻址图，用于具有脉冲串长度为8的SDRAM器件。

本发明针对的是用于存储器器件的改进的结构。这种存储器器件例如包括DRAM、SDRAM、其它类型的高速DRAM或其它存储器器件。根据本发明，所述结构在交错脉冲串方式或顺序脉冲串方式中的任何一种方式下都能够利用两个位的予取而基本上不会增加所述器件的尺寸。但是，在详细讨论本发明之前，将首先讨论能够支持这个改进结构和其它DRAM结构的电路框图。

参看图2，这里示出了一个用于支持根据本发明这个改进结构的电路框图。电路10包括用于接收用于选择存储器阵列24的特定存储器位置的一个地址的端12。所述地址由包括行地址部分和列地址部分的两部分组成。所述列地址部分由列地址缓存器/计数器14接收，而所述行地址部分由行地址缓存器18接收。

列地址缓存器/计数器14被用于存储和增加列地址部分，而行地址缓存器18被用于只存储行地址部分。所述列地址部分被增加，以便使所述“脉冲串方式”技术能够被利用于本发明之中。如上所述，由于只有一个地址必须被传送以用于将被访问的每个地址脉冲串长度，所以，所述“脉冲串方式”技术是一种用于向一个存储器器件传送地址信息的改进方法。例如，脉冲串长度为4将需要所述列地址缓存器/计数器14将所述列地址部分增加3倍，以便每脉冲串周期访问4个存储器位置。

如上面在现有技术部分中所描述的，所述列地址缓存器/计数器14既能够以所述交错脉冲串方式又能够以所述顺序脉冲串方式工作。耦合到所述列地址缓存器/计数器14上的是方式设定寄存器22，该寄存器22提供用于在两种脉冲串方式之间转换所述地址缓存器/计数器14的控制信号。当以交错方式时，地址缓存器/计数器14根据图1所示的第三列增加所述列地址部分。当以顺序脉冲串方式时，地址缓存器/计数器14根据图1所示的第二列增加所述列地址部分。应当注意，这里所讨论的脉冲串长度为4的本发明仅仅是作为一个例子。本发明可以被结构得利用诸如脉冲串长度为8或甚至是整页进行工作。

行地址缓存器18被耦合到行译码器20，而列地址计数器/缓存器14被耦合到列译码器16。译码器16、20接收由所述列地址计数器/缓存器14和行地址缓存器18存储的地址，以便访问存储器阵列24中的特定存储器位置。译码器16和20如图所示都被耦合到存储器阵列24上，以便执行这个功能。具体地说，列译码器16被耦合到多个位于所述存储器阵列中的列选择线上，这将在下面进一步讨论。存储器阵列24由安置成预定顺序的大量存储器单位组成，这将在下面详细讨论。在本发明中，这些单位最好是DRAM单位。耦合到存储器阵列24上的还有一个读出放大器26，用于当访问一个特定的存储器单位时执行读出和写入操作。

耦合到所述读出放大器26上的是一个I/O多路转换器28，用于支持本发明的予取操作。如上所述，诸如本发明的高速DRAM器件需要利用至少两位予取。由于用于相邻存储器位置的数据被以块的形式向/从存储器阵列24传输，所以，所述的予取改善了这些器件的性能。在两位予取的情况下，同时传输用于两个相邻位置的数据。所述I/O多路转换器28包含一个用于在读/写周期内控制予取数据的锁存器。所述予取数据可在I/O端32处提取。

耦合到所述I/O多路转换器28上的是I/O控制器30，该控制器30提供用于予取操作的定时和控制信号。用于整个SDRAM器件电路的定时是由定时单位34提供的。定时单位34最好具有在200到250Mhz的时钟频率。

参看图3，这里示出了一种用于一个DRAM器件的可能的地址路径。这个DRAM器件36包括256M的存储器阵列，该阵列被进一步划分成16个单独的单位。每个单位38被安置成包括由512个列选择线(CSL)单独选择的512个列。所述512个CSL被耦合到列译码器42上，该译码器如上所述地根据它所接收的列地址部分选择所述存储器阵列中的列。被选择的每个CSL40每单位传输8个数据位。高达4个单位被选择以便每个器件传输32位。列译码器42和适当的地址44可以被置于已知作为骨架46的器件中央附近以使地址线长度最小。这样一种结构减小了用于寻址目的的功耗并增加了器件36的速度。

参看图4，这里示出了用于在图3所示同一DRAM器件36的可能的数据路径。在这个特定器件36中的一个重要的改进是它被分成用于数据目的，包括左测48和右侧50的两个部分。这使得数据在左侧8个单位48和左测16个I/O焊点52之间能够被分开连接。在右侧8个单位50和右侧16个I/O焊点54之间也执行了类似的分开连接。由于用于所述数据的导线也被缩短，所以，这种结构导致了功耗和尺寸的减少，也增加了所述器件的速度。

参看图5，该图示出了根据本发明的一种SDRAM结构。这个器件56最好包括在前结合图3和4所描述的多种特征。因此，这个器件最好包括被分成安置成左测58和右侧60的16个单独单位的存储器阵列。每个单位最好包括能够被512个CSL单独寻址的512个列。用于寻址目的的导线也被放置在器件61的骨架(spine)部分。

所述器件56的一个附加特征包括将本发明的存储器阵列进一步再划分成4个存储体。这个结构是利用用于每个存储体的4个单位实现的。每个存储体最好被结构得包括来自器件64左侧62的两个单位和来自该器件64右侧的另外两个单位。

在本发明中，对于每个地址脉冲串长度，最好是存储器阵列存储体62和64被分开访问。例如，在访问下一个存储器存储体之前，脉冲串长度为4需要访问特定存储器存储体62、64中的4个单独的存储器位置。另外，对于每个单独的脉冲串地址来讲，存储器存储体62、64的所有4个单位最好都被访问。由此，通过每个单位66选择一个CSL，每个存储体62、64最好被构成以提供一个具有32位长度的计算机字，从而产生64个数据位的字。

本发明器件56最好利用两个位的予取。这最好是通过每个存储器存储体的每个单位选择两个CSL66、68来实现。

参看图6，该图示出了根据本发明用于SDRAM器件并以交错脉冲串方式的单位结构。这个特定结构最好在每个单位中包括512个列地址。每个单位70被分成第一部分和第二部分，其中，第一部分72包括偶数编址的存储器位置和第二部分76包括奇数编址的存储器位置。耦合到列74和88的是相应的CSL79和90以及读出放大器80和94。CSL79和90被对应地耦合到列译码器78和92。

耦合到列译码器78和92中每一个上的是地址线84。地址线84最好具有8个位的位长度。它被用来同步激活所述单位部分72和76中每一个的列译码器，这种激活是伴随着行译码器选择每个单位70中相应偶数和奇数地址对同时进行的。这将提供上述两个位予取所需的64个位。耦合到读出放大器80、94中每一个上面的是数据线85和读取线82。数据线85最好是8个位宽并被用于传送所述数据。读取线82最好是一个位宽并被用于提供定时信号，该定时信号确定甚麽时候来自被选择地址对中每一个的数据被经过相应的读出放大器80、94选通到数据线85上。这是由于数据线85仅被结构得能够同时传送来自一个单一地址的数据。

在操作期间，一个地址经过地址线84进行传送，并被单位70的第一部分72和第二部分76同时接收。这激活了每个单位70中偶数列译码器78中的一个和奇数列译码器92中的一个。在图6中，示出了偶数和奇数列译码器78和92从左到右增加顺序的编号。但是，这种结构不是必须的。所有必须的是来自地址线84的特定地址激活唯一的一对列地址，接下来是选择具有相邻顺序地址的唯一的一对偶数和奇数列。

与激活所述行译码器址一起，上述顺序选择每个单位70中的偶数和奇数地址以提供两个计算机字。所选择的偶数和奇数地址如上所述在交错脉冲串方式下被编号。

包含在所选择偶数和奇数地址中的数据然后在适当时间经过数据线85进行传送。这是通过将所述读取线82上的适当信号传送给每个单位70中相应读出放大器实现的。

与两个位予取一起执行所述顺序脉冲串方式比起结合图6所述执行交错脉冲串方式更加困难。当利用一个奇数地址访问第一脉冲串数据从而输出第一16位线的第二8位时，困难出现了。第二脉冲串数据输出第二16位线的第一8位。根据本发明所示出的这个实施例，这个问题是通过分割一个或多个地址位解决的。

图7示出了根据本发明用于SDRAM器件并以顺序脉冲串方式的一个单位结构。除了所述列译码器的寻址方案不同之外，这个结构96类似于图6所示的结构，所述寻址方案包括分割提供给每个单位96的最低有效地址位(如果所述计数位被作为地址包括在内，则是下一个最低有效地址位)。图7示出了用于脉冲串长度为4的结构。

如图所示，存在有9个位的表示地址(8个地址位和一个计数位)和8个数据位。线82是9个位地址的最低有效或计数位。线100和102表示所述分割位，它被分割以用于9个地址位的下一个最低有效位。线98表示所述9个位地址中7个剩余的高有效位。线85表示所述8位数据线。

除了上述不同的寻址方式以外，以顺序脉冲串方式的单位结构的操作与以交错脉冲串方式的操作相同。这部分操作将结合图8描述，该图示出了一个表，该表示出了用于以具有脉冲串长度为4的顺序脉冲串方式下单位结构的寻址方案。图8所示的表包括与提供给所述单位结构96左侧部分72的地址相对应的左列和与提供给单位结构96右侧部分76的地址相对应的右列。由于本发明包括两个位予取，所以，对于脉冲串长度为4的情况，所述器件的存储器阵列将被访问两次，这是由图8所示表中的两行表示的。

在操作期间，如图8所示，起始地址被施加给所述单位中的每一个。由于这个讨论假设脉冲串长度为4，所以，只有所述起始地址的下一个最低有效位130需要被分割。通过将所述下一个最低有效位130分开地加到单位结构96的第一和第二部分72和76上分割该下一个最低有效位130。加到所述第一部分108上的最低有效位104被加1，而当出现进位以用于最低有效位104的增加时，加到所述第一部分112上的下一个最低有效位130被增加。(加到图7的线98的)7个最高有效位保持不变。所述第二部分与所述起始地址相同。加到所述单位结构上的这些地址使得顺序编号的奇数和偶数地址被选择，从而提供第一次两位予取操作所需的两个计算机字。

在第一次两位予取完成之后，第一次访问的地址被增加，以便执行第二次访问。这是通过增加第一次访问的第二或下一个最低有效位112和110实现的，而这种增加是借助于图2所示地址缓存器/计数器14完成的。仍然参看图8，所述地址的增加使其它顺序编号的偶数和奇数地址被选择，从而提供第二次两位予取操作需要的两个计算机字。在根据本发明对所述SDRAM器件的第二次访问中，最低有效位106和108不变化。因此，所述最低有效位保持与第一次访问相同。

本发明上述寻址方案可以适用于任何脉冲串长度。首先，如上所述，脉冲串长度的长度确定需要被分割位的数量。需要被分割位(SB)的数量等于所述脉冲串长度的2次方减1，其关系表示如下：

将等式1用于8的脉冲串长度，两个位被分割。当用于整页或512的脉冲串长度时，8个位被分割。不考虑脉冲串长度，被分割的位将被分开施加给所述单位结构的每个部分，其中，施加给第一或左侧部分的最低有效位被加1，施加给第二或右侧部分的位与起始地址保持相同。

图9示出了上述通则，该图示出了一个用于以具有脉冲串长度为8的顺序脉冲串方式下单位结构的寻址方案表。由于假设脉冲串长度为8，所以，下两个最低有效位114、116被分割。如所看到的，施加给第一部分120的计数位被加1，而起始地址保持与施加给第二部分118、122的相同。另外，通过将所述第二最低有效位持续加1使从第一次访问的地址增加，以用于每个后续的予取操作。

当参考最佳实施例展示和描述本发明时，本专业技术领域的人员应当理解，在形式和细节上可以做出很多变化而不脱离本发明的精神和范围。