零功率高速可编程电路器件设计

摘要

一种永久性低和零功率高速自检可编程设备和永久性自检单元设计。永久性自检单元(10)实现了对可编程器件的高速编程和读取操作。根据本发明的一种设计，通过对编程或读取操作单元进行选择可产生两个自检单元。每个永久性自检单元包括一个交叉耦合负载晶体管(12和14)和永久性拖拽晶体管(16和18)。交叉耦合负载晶体管(12和14)是具有栅极的场效应晶体管，栅极连接于交叉耦合负载晶体管的负极。

说明书

本发明涉及永久性低功率可编程半导体电路器件。

许多可编程电路器件已为人们所熟知。这些可编程电路器件的特点是具有一个或多个用于接收待存贮或处理信息的输入端。信息处理可以包括进行选定的逻辑操作以便在选定的比特线处产生输出。可编程电路器件可以进行互联而作为具有多个输入线和输出比特线的阵列。决定待完成的逻辑功能的互联可以是提前硬布线，或者在较迟的操作时间而确定。

受逻辑操作支配的信息被存贮在选定的单元之中，这些单元是精通这项技术的人们所熟知的。存贮待处理信息的单元可以是非永久性的，或者是永久性的。如果该单元是非永久性的，则在断电的情况下，其状态或信息内容易遭受无可挽回的损失。这些单元中的信息可以根据众所周知的检测技术检测或检索出来。但不幸的是，由于完成检测操作所需的电流，这些众所周知的技术耗费了过多的电力。

因此，本发明的目的之一就是开发一种高速、低功率或零功率操作的电路设计，它依靠能产生逻辑信息的自检单元，而无需进行耗费过多电力的常规单元的检测操作。

本发明的另一个目的是增加可编程电路器件的速度和降低其功率消耗，其中可编程电路器件包括(但并不局限于)可编程存贮器和可编程逻辑器件及其阵列。

本发明还有一个目的，就是开发一种与单元电流容量无关的可编程器件。

根据本发明，利用自检、永久性单元设计实现了上述目的。根据本发明的一种设计，每个自检单元包含一个交叉耦合闭锁器，该闭锁器具有作为负载器件的第一和第二交叉耦合(例如P-沟道)自锁晶体管以及第一和第二永久性拖拽子单元。该自检单元的永久性子单元用于存贮由输入比特线提供的输入信息。该信息特定存放于每个子单元的浮动栅极晶体管之上。如果该拖拽子单元的浮动栅极晶体管为n沟道耗尽型器件，则该永久性子单元还要包含一个拖拽选择晶体管，用以与连接其上的交叉耦合闭锁器的相应负载晶体管相连。相反，如果该浮动栅极晶体管为n沟道增强型器件，则在拖拽子单元中不需要独立的拖拽晶体管。

该永久性子单元分别通过交叉耦合闭锁器的第一和第二连接端与交叉耦合自锁晶体管相连。自锁晶体管的交叉耦合是通过将第二交叉耦合晶体管的栅极连接于第一连接端而完成的。另外，第一交叉耦合晶体管的栅极连接于第二交叉耦合晶体管与第二永久性子单元之间的第二连接端。

本发明的永久性自检单元至少与一根用于接收输入信息或产生输出信息的比特线相连。借助特定的永久性单元接收信息定义为该单元被编程。永久性单元可以交替地与两条比特线相连，用以被任意一条比特线读取或进行编程。换句话说，一条比特线可用于编程，而另一条比特线用于读取特定的永久性单元。当两条比特线均用于读取一个特定的单元时，一条比特线可存取某个特定的子单元的信息内容，而另一条比特线则存取其他子单元。负载晶体管的交叉闭锁保证了子单元被相反地编程。因此，有可能利用两条比特线接收差动输出。

根据本发明的另一种设计，在根据本发明的一对永久性自检单元中选定的一个可有效地驱动比特线晶体管的栅极，从而又有效地控制了选定输出比特线的状态。两个永久性单元分别连接于第一和第二输入线，以便能在该组永久性单元中任选一个。当多个这种自检单元对连接于一条比特线时，便有效地建立了或门联结。

附图简要说明：

图1a描述了根据本发明的包含交叉耦合闭锁器的永久性单元的第一种设计；

图1b描述了根据本发明的包含交叉耦合闭锁器的永久性单元的第二种设计；

图2描述了根据本发明的永久性单元的一种变型，它具有一条比特线联结并具有较少数目的晶体管；

图3描述了根据本发明的永久性单元的另外一种变型；

图4描述了根据本发明的永久性单元的多单元布局；

图5描述了图4的布局，它进一步包含了晶体管，以便进行本发明选定单元的编程；

图6描述了图5布局的一种变型，它允许对本发明可编程电路器件的选定单元进行编程。

图1a描述了根据本发明的自检永久性单元10，它包含第一和第二闭锁(例如P沟道增强型)负载晶体管12和14，这两个晶体管在其各自源极接有复式电压VM作为源电压。VM可以设定为选定的电压，包括VCC或更高的电平(例如VPP)，以便进行编程。负载晶体管12和14交叉耦合而成为闭锁器，其耦合方式是将其各自控制栅与对方的漏极分别在端结点A和B进行电气连接，如图1a所示。根据图1a所示的本发明的一种设计，端结点A和B又分别与各自包含的(例如n沟道增强型)拖拽晶体管16和18的永久性子单元15a和15b相连接。正如参考图1b中可以看到的那样，端结点A和B可各自直接与单个晶体管单元连接，不需要拖拽晶体管16和18。

图1a还描述了自检永久性单元10，它包含第一和第二增强型晶体管20和21，该晶体管分别与端结点A和B以及各自的比特线BL1和BL2相连。增强型晶体管20和21由字线W/L进行计时。永久性子单元15a和15b各自包含第一和第二浮动栅极n沟道耗尽型晶体管24和25，而该晶体管分别与拖拽晶体管16和18相串联。特别地，浮动栅极晶体管24的漏极连接于拖拽晶体管16的源极。另外，浮动栅极晶体管25的漏极连接于拖拽晶体管18的源极。拖拽晶体管16和18的漏极分别与端结点A和B相连。随着计时，永久性单元10可以在各自的比特线BL1和BL2、各自的端结点A和B被读取或编程。

永久性子单元15a利用将字线W/L和比特线BL1的电压电平设置为VCC而将比特线BL2置零来进行编程。来自比特线BL1信息的锁定，是利用将编程字线PWL置为5伏电平的VCC而实现的。一旦来自比特线BL1的信息被存贮于子单元15a(准确地说是在浮动栅极晶体管24中)中，源电压VM便被提升至较高电压电平VPP。编程字线PWL亦被置为高电平VPP。因此，端结点A处于VPP，而端结点B则仍然接地。总之，根据这种编程方法，永久性单元15a被编程，而另一永久性单元15b则由于交叉锁定负载晶体管12和14的作用被置为其互补状态。因此，当浮动栅极晶体管24置为高电平时，浮动栅极晶体管25将被锁定在低电平。

借助将编程字线PWL置为低于VCC和REF的给定电压电平(该电平足够激活操作)可以对永久性子单元15a进行读取。因此，存取永久性子单元15a的实现是将字线W/L置为5伏，使得数据可以从比特线BL1和BL2上进行读取以产生差动输出。

图1b描述了本发明的另一种设计，其中省去了拖拽晶体管16和18。这可以通过采用n沟道增强型浮动栅极晶体管24和25而不采用n沟道耗尽型晶体管来实现。这样，浮动栅极晶体管24和25可以在其各自栅极由编程字线PWL直接进行驱动。在其它方面，图1b的电路及其一般工作原理与图1a相同。

图2描述了根据本发明的永久性单元10的一种变型，它具有一条比特线B/L联结和较少数量的晶体管以及包含拖拽晶体管16和浮动栅极晶体管24的单个永久性子单元15。具体来说，图2描述了各自包含第一和第二P沟道增强型负载晶体管12和14的永久性单元10，其中晶体管12和14各自的源极与VM相连。另一方面，也可以采用耗尽型沟道晶体管。负载晶体管12和14交叉耦合形成闭锁器，其方式是将各自的控制栅极分别与对方的漏极在端结点A和B电气相连。端结点A又与拖拽晶体管16相连。端结点B与拖拽增强型晶体管18的漏极相连。

另外，图2还描述了包含连接于端结点A的单个增强型晶体管20的永久性单元。永久性单元10还包含接于拖拽晶体管16的n沟道耗尽型浮动栅极晶体管24。再有，浮动栅极晶体管24的漏极连接于拖拽晶体管16的源极，而拖拽晶体管16的漏极又接于端结点A。拖拽晶体管18的控制栅极接于端结点A，而其源极接地。增强型晶体管20由字线W/L计时。随着计时的进行，永久性单元10与比特线B/L在端结点A相连。利用将字线W/L和比特线B/L选定具有电压值VCC可使永久性子单元15成为可编程。将编程字线PWL的电压设置为5伏的VCC值可以实现对来自比特线B/L的数据锁定在永久性子单元15上。一旦来自比特线B/L的数据被锁定于拖拽晶体管16上，VM便被提升至VCC。编程字线PWL也设置成高电平VPP。因此，端结点A电压变为VPP。总之，根据这种编程方法，浮动栅极晶体管24被编程。将正向字线PWL的电压设置为低于VCC和REF的给定电平可以对永久性子单元15进行读取。利用将字线W/L设置为5伏可实现对永久性子单元15的存取，使得可通过比特线B/L读取数据。在不需要沿两条比特线的差动输出的条件下，图2的布局是有利的。

图3描述了根据本发明的自检永久性单元10的第二种变型，它具有字线W/L，该字线用以控制拖拽晶体管16和18。负载晶体管12和14的连接与图1a和图1b相同，而拖拽晶体管16和18如前述与各个负载晶体管12和14相连。另外，浮动栅极晶体管24与拖拽晶体管16的源极相连。在这种永久性单元10的设计中，晶体管16与18的栅极相连并由字线W/L驱动。拖拽晶体管18的源极再接地。比特线B/L与浮动栅极晶体管24相连以便按照字线W/L的控制信号进行读取和编程。

图示的浮动栅极晶体管24的形式为n沟道耗尽型晶体管。另一方面，拖拽晶体管16可通过采用P沟道增强型浮动栅极晶体管24而省去。负载晶体管12和14的锁定功能减少了读取及编程操作的功率消耗。如图2所示，利用在晶体管12导通时关闭晶体管14(或相反)，即将负载晶体管14的控制栅极与拖拽晶体管18相连，可以进一步降低功耗而产生零功率布局。

图4描述了永久性多单元布局40，它由八个根据本发明的永久性自检单元10组成。多单元布局40为零功率或低功率完全依赖于是否采用了零功率单元。永久性单元10进行配对或多路复用，且在给定时间只有自检单元SSC1和SSC2中的一个被选用。多路复用单元的其它单元对包括SSC3和SSC4、SSC5和SSC6以及SSC7和8SC8。图4所示的多单元布局包含了这样的单元10的组对。每一组多路复用SSC单元又包括一对带有单根比特线BL的输入线。在任意给定时间，只有这两根输入线中的一个被选用，以便选择两组配对单元10中的一组。例如，多路复用布局40中的第一组单元10包括：输入线，IT1和IT1％，比特线BL1，第一和第二自检永久性单元10，SSC1和SSC2，第一和第二输入线选择晶体管43和44，以及比特线晶体管45。

因此，图4的八单元布局提供了用于在给定时间选择使用每对单元10中某一个的两对输入线，以及两根输出比特线BL1和BL2。输入组包括IT1、IT1％、IT2和IT2％。IT1和IT1％组成第一对输入线，该输入线传送互补信号以保证在任意给定时间只有输入线选择晶体管43和44中的一个被选用。IT2和IT2％构成第二对输入线，它们有效地控制着从另一个单元组对中选择一个自检单元10。当IT1为高电平时，来自SSC1的数据将依据单元SSC1的逻辑状态接通或关断其组内的晶体管45。在图4所示的布局40中，比特线BL1和BL2上的乘积项依据来自西单元10的输入项而相应地执行第一和第二逻辑或功能，其中西单元10由选择输入线对IT1和IT1％及IT2和IT2％进行控制。另外，布局40可连接成为零功率逻辑门的CMOS逻辑阵列的一部分，其中的逻辑门包括AND、NAND、OR、NOR、XOR、XNOR、XAND、XNAND、或其它种类的逻辑门，包括复杂的门布局。比特线45最好为高速单聚晶晶体管以便使速度达到最大。尽管单元10确实决定着各个晶体管45的逻辑状态，但自检单元SSC1至SSC8不与多单元布局40的高速通道相连。

图5描述了图4的布局，它进一步包含了编程晶体管50和51，该晶体管用以使多单布局40中选定自检单元10能够进行编程。例如，晶体管50接于自检单元SSC1，使得能够在输入编程信号P(a1)的栅极控制下在比特线BL1与自检单元SSC1之间进行通讯。类似地，晶体管51接于自检单元SSC2，使得能够在第二输入编程信号P(a2)的栅极控制下在比特线BL1与自检单元SSC2之间进行通讯，其中该控制信号在晶体管的控制栅极对其进行控制。图6给出了图4布局的另一种变型，它允许对本发明多单元布局40的选定自检单元10进行编程。此时，晶体管60和61接于比特线BL1，用以在各自栅极编程信号P(a1)和P(a2)的控制下进行编程，而读取操作通过输入线选择晶体管43和44、以及比特线晶体管45参考比特线BL2而进行。

综上所述，根据本发明的设计，实现了对可编程电路器件在零功率消耗条件下的高速编程和读取操作，其中该电路器件具有基于与永久性拖拽子单元相连的交叉耦合负载自锁晶体管的永久性自检单元。零功率消耗的实现依赖于零直流功率条件以及在应用的单元或子单元中不存在直流电流的状态。在接有零功率单元或子单元的整个电路中，无论如何可能会处于低功耗，这是由于考虑到存在一些直流电流。此处所描述的自检单元10，之所以被认为是自检的，是由于不需要用检测放大器对该单元记忆状态的信息进行通讯。相反，自检单元10能够直接为比特线提供逻辑输出。

权利要求书按照条约第19条的修改

1.永久性可编程电路包括：

(a)锁定装置，它用于控制比特线信息的应用，该锁定装置包含第一、第二、第三和第四终端；

(b)第一和第二永久性单元，其各自具有分别与该锁定装置的第一和第二终端相连的第一终端，该第一和第二永久性单元各自具有与参考电位相连的第二终端；

(c)第一和第二装置，用于分别有选择地将该锁定装置的第一和第二终端连接于第一和第二比特线，从而比特线信息可进行通讯和保存在该第一和第二永久性单元之中；

(d)电压终端装置，它用于提供一组相对于该参考电位的可选择电压电平，该组可选择电压电平具有零值以外的任何值，该锁定装置的第三和第四终端与该电压终端装置存在电气连接。该锁定装置包含第一和第二晶体管，该晶体管各自具有第一终端、第二终端和控制栅极，该第一和第二晶体管的第一终端分别与该锁定装置的第一和第二终端相耦合，该控制栅极与该第一和第二晶体管的第一终端交叉耦合，该第一和第二晶体管的第二终端分别与该锁定装置的第三和第四终端相耦合。

2.根据权利要求1的永久性可编程电路，其中该锁定装置的第一和第二晶体管为P沟道场效应器件。

3.根据权利要求1的永久性可编程电路，其中该第一和第二永久性单元包括n沟道晶体管。

4.根据权利要求1的永久性可编程电路，其中用于各自进行选择性连接的该第一和第二装置分别包括第一和第二栅极驱动晶体管，该第一和第二栅极驱动晶体管根据施加于其上的栅极信号而有效地将该第一和第二终端连接于相应的第一和第二比特线之上。

5.根据权利要求1的永久性可编程电路，其中该第一和第二永久性单元包含场效应管，场效应管又包含控制栅极终端，

13.根据权利要求8的永久性可编程逻辑电路，其中该永久性可编程逻辑电路是以零功率逻辑门阵列的方式而实现的。

14.永久性可编程电路包括：

(a)用于存贮逻辑信息的第一和第二永久性单元装置，该第一和第二永久性单元装置分别包含各自与第一和第二自锁晶体管相连的第一和第二永久性拖拽晶体管，该第一和第二自锁晶体管分别包括各自与该第一和第二永久性拖拽晶体管电气相连的第一和第二终端，该第一和第二自锁晶体管各自具有控制栅极，而该第一和第二自锁晶体管的控制栅极分别与该第二和第一终端相连，该第一和第二自锁晶体管具有第三和第四终端，该第三和第四终端与电压源相接；

(b)用于将该第一和第二永久性单元装置接于单根检测比特线的比特线晶体管装置，该比特线晶体管装置包含与第一和第二永久性单元装置同时相连的控制栅极；

(c)用于可间歇连接比特线晶体管装置的控制栅极和该各个第一和第二永久性单元装置的选择装置，该选择装置有效地选择该第一和第二永久性单元装置中的任一个以便与比特线晶体管装置的控制栅极进行通讯。

15.永久性可编程电路包括：

(a)用于存贮和通讯信息的第一和第二永久性自检可编程单元装置；

(b)用于接收来自第一和第二永久性自检可编程单元装置的信息的单比特线装置；

(c)用于选择该第一和第二永久性自检可编程单元装置中任一个的选择装置；

(d)用于检测存贮于该第一和第二永久性自检可编程单元装置中任一个之中信息的开关装置，该开关装置包含第一和第二终端以及控制栅极，该控制栅极与该选择装置相连，而该单比特线装置与该第一终端相连，该第一和第二永久性自检可编程单元装置中选定的一个由该单比特线装置进行检测。

16.根据权利要求15的永久性可编程电路，其中进一步包含用于编程该第一和第二永久性单元装置的装置。

17.根据权利要求16的永久性可编程电路，其中该编程装置与该比特线装置相连。

18.根据权利要求15的永久性可编程电路，其中进一步包含用于向该第一和第二永久性自检可编程单元装置通讯信息的第二比特线装置。

19.根据权利要求18的永久性可编程电路，其中该第一和第二永久性自检可编程单元装置由该第二比特线装置通过接于该第二比特线装置的编程装置进行编程。

20.根据权利要求15的永久性可编程电路，其中该永久性可编程电路是以零功率逻辑门阵列的方式而实现的。

             按照第19项条款的声明

根据国际检索报告的要求，对权利要求2、15、18和19进行了修正，以指出所声明的闭锁器具有连接于该闭锁器不同终端的永久性单元和电压源。另外，该永久性单元相互耦合为闭锁器形成接地通道，其方式为该永久性单元与闭锁器形成分享公共电源的单个有源电路。再有，权利要求说明该闭锁器的功率源具有一组可供选择的非零电压电平。该权利要求还列举了一种装置，它用于从单比特线向永久性单元来回传送信息。也就是说，该永久性单元成为该闭锁器的一个组成部分，且在该闭锁器正常操作期间不与该闭锁器断绝联系。此外，该权利要求揭示了一个比特线晶体管装置，它允许单比特线检测两个永久性单元装置中选定的一个。

Herdf等人提出了一种永久性RAM，它包括电压源VCCF以及两个耦合于触发器公共终端的永久性单元。该电压源VCCF制成具有可供选择的电压值，即地电位或VCCF。Herdf的永久性RAM需要两条比特线，该比特线只与触发器进行通讯而不与该永久性单元进行通讯。另外，该永久性单元包含可编程电压阈器件，该器件接于两开关器件之间。因此，该永久性单元用于在电源移除或重新施加于该永久性RAM期间而并非在该永久性RAM正常操作期间从触发器存贮数据或向触发器恢复数据。

Guterman等人提出了一种永久性RAM，它包含直接接地的SRAM和两个仅当电源从该永久性RAM移除或重新施加其上时使用的永久性单元。该SRAM包含构成两个交叉耦合的反相器的四个晶体管，其中一个反相器的输出端与另一个反相器的输入端相连。Guterman的永久性单元具有两个浮动栅极，该浮动栅极需要应用高低互补电压而实现正常工作。因而，Guterman的永久性单元具有四个电极：两个控制栅极电极，一个漏极电极和一个源极电极。Guterman还要求两条比特线，该比特线只同SRAM进行通讯而与该永久性单元相隔离。另外，Guterman的永久性单元在SRAM正常工作期间完全与该SRAM相隔离，而仅在该永久性RAM经历电源变化时与该SRAM产生耦合。

相信本申请人所提出的结构比上述参考文献所给出的结构更优越而取得专利权。