一种用于将时滞降低到最小的方法和装置

摘要

一种在数字同步系统中将时滞降低到最小的方法和装置。该装置包括N个驱动电路，每个驱动电路有P个缓冲器，而每个缓冲器具有一个输入和一个输出。每个驱动电路具有一个δ

说明书

本发明涉及一种在同步数字系统中将时滞降低到最小的方法和装置。

更确切地说，本发明涉及一种保证在信号之间最小时差的方法和装置，该信号被送到具有第一数量的驱动电路，而每个驱动电路包括一定数量具有一个输入和一个输出的缓冲器，每个驱动电路具有一个相应的延迟时间，所述的根据一个信号产生的信号，由一个信号源产生并被送到每个驱动电路上的一个缓冲器的一个输入端，其中来自所述信号源的信号以一种方式通过驱动电路，使得输出信号相对于来自所述信号源的新号型所具有的总延迟，是每个驱动电路延迟的总和。

在一个同步数字系统中，将一个控制或系统时钟分配到那些进行同步操作的电路中。为了相互协调这些同步操作，必须将每个功能元件与一个时钟线相连，其中在窄的范围之内的一个时钟脉冲波前的变化将与在其它功能元件中产生的相应剩余分配的时钟脉冲波前同时发生。在一个时钟线上的时钟波前与一个相应的在另一个时钟线上的相应时钟波前之间的时差，被称作时滞并以毫微秒计，其中所述的两个时钟脉冲均来自相同的控制或系统时钟。

由于一个单独的控制时钟不能在一个同步系统中驱动大数量的驱动电路，通过利用每一个驱动电路都由许多缓冲器构成的驱动电路，可从主时钟脉冲产生局部时钟线组。由于在不同驱动电路的响应时间的不同，所以产生了时滞。

在欧洲专利EP-A-0，362，691中引用定义了这样一种方法和装置并进行了描述。这种已知的装置包括两个驱动电路，通过它们共获得6个时钟信号。这6个时钟信号所具有的一个延迟量为两个驱动电路的各延迟的总和或组合。当需要附加时钟信号时必须使用更多的驱动电路。然而，在该专利文件中，没有揭示将如何解决这个问题。

一种按该专利文件描述的原理的可能扩展是加倍已知的装置，即使用两个描述的该种装置并将每个装置与时钟发生器相连。然而，这种方式意味着来自两个装置的时钟信号将相互地产生一个延迟，该延迟在比在每个装置中的时钟信号之间产生的延迟宽得多的范围内变化。

另一个解决这种问题的方法是制造具有远多于四个的缓冲器的驱动电路。现在的技术能够制造出具有三十二个缓冲器的驱动电路，其中的驱动电路的时滞保持在一个或几个毫微秒。当同时驱动几百个IC电路时，这些已知方案是不能用的，至少带有适当数量的时钟电路和适当数量的驱动电路是不行的。需要将几个驱动电路并行联接，以便驱动由许多IC电路产生的高容性负荷。电路制造者提供了带匹配电路或特殊时钟驱动电路的方案并能够保证在不同电路之间最小的时滞，虽然该方案在数以百计IC电路需要同步驱动时并不是足够有效的。

本发明是对前述EP专利描述的原理的改进，它是通过在每个驱动电路上备有一定数量的缓冲器和使用备用缓冲器来重复延迟信号来获得的。更确切地说，在一个驱动电路中缓冲器的输出端上延迟了一次的信号，再通过每个剩余的驱动电路。对于在剩余驱动电路中每个延迟了一次的信号，重复这个过程。所有来自驱动电路的输出信号将相互地产生一个时滞，该时滞等于每个驱动电路延迟的和。

本发明的方法和装置的特征表述如权利要求1和权利要求2。

下面将参考附图对本发明进行描述，其中：

图1为一个已知的时滞降到最小的电路;

图2为一个第一发明电路;

图3为一个第二发明电路。

如图1所示的已知电路包括两个驱动电路N₁和N₂，每个驱动电路具有九个缓冲器（未示出）。每个缓冲器有一个输入和输出。这些输入和输出通过线用图示意表示。驱动电路N₁中的延迟用δ₁表示，而驱动电路N₂中的延迟用δ₂表示。制造者应保证在每个驱动电路中的延迟要达到最大额定时间。一种具有十个缓冲器的型号为74ABT827的驱动电路典型的最大延迟时间为4.8毫微秒。一个时钟脉冲（未示出）到达线1，然后通过线2分配到两个驱动电路N₁和N₂的每个驱动电路中的每一个缓冲器的输入端。时钟信号以一个相对于时间t₀的延迟时间δ₁在驱动电路N₁的该缓冲器的输出端出现，其中t₀为时钟脉冲到达输入端的时间。延迟的时钟脉冲通过线3送到驱动电路N₂的缓冲器的并行连接输入端。这样，时钟信号在经过延迟时间为δ₁+δ₂的延迟后出现在相应的输出端。在线1的时钟信号通过线2也送到驱动电路N₂中的一个缓冲器的输入端。时钟信号在经过δ₂的延迟后在该缓冲器的输出端出现，然后通过线4送到驱动电路N₁中剩余的八个缓冲器的并行连接的输入端。在所述八条线上延迟的时钟脉冲信号，经过在驱动电路N₁中的最后一次延迟先出现在驱动电路N₁的缓冲器的输出端，其时钟信号的总延迟为δ₁+δ₂，即与从驱动电路N₂的输出信号具有同样的延迟。这种方法保证了所有离开两个驱动电路N₁和N₂的时钟信号之间为一个δ₁+δ₂的时滞或相互延迟时间。

图2表示了一种发明装置，其中使用了三个驱动电路N₁、N₂和N₃。相对于图1所示的电路而言，获得了大量的同步时钟信号并且该信号相互间具有一个与各驱动电路延迟之和相等的时间延迟，在这种情况下为δ₁+δ₂+δ₃，其中δ₁为驱动电路N₁的延迟，δ₂为驱动电路N₂的延迟，而δ₃为驱动电路N₃的延迟。每个驱动电路N₁-N₃包括P个缓冲器（未示出），并且每个缓冲器具有一个输入和一个输出。在这些缓冲器中的M个缓冲器是用来处理线1上的时钟信号，其处理方式将在下面进行详细描述。更确切地说，具有N-1个缓冲器，其中N是一个整数，用来表示驱动器的数量。因此，M＝N-1。在图2的实施例中，N＝3，而M＝2。在驱动电路N1-N3的每一个中剩下的P-M个备用缓冲器的输入以图示的方式相互并联。在每一驱动电路中M个备用的缓冲器的输入参考M1，M2。驱动电路和备用的缓冲器按下面顺序编号，以便简化表达。然而，对于本发明一个顺序编号并不是必须的。

在线1上的时钟信号通过线5、6和7分配到每个驱动电路N₁-N₃，以便信号进入每个驱动电路中缓冲器M₁的输入端。

在延迟δ₁后到达第一驱动电路N₁中缓冲器M₁的输出端的时钟信号，通过线8传送到第二驱动电路N₂中第二缓冲器M₂的输入端。时钟信号在到达缓冲器M₂的输出端前又延迟了δ₂。用线9将缓冲器M₂的输出端连接到所述第三驱动电路N₃上P-M个并行连接输入端的并行连接输入端。在到达剩余的P-M个缓冲器的各输出端前，延迟了δ₁+δ₂的时钟信号在驱动电路N₃的剩余非备用P-M个缓冲器中产生最后一个延迟δ₃。靠近驱动电路N₃的箭头表示了这些输出信号，其相对延迟时间为δ₁+δ₂+δ₃。

对于在线6上的时钟信号也进行相同的过程。具体说就是，用线10将第二驱动电路N₂中第一缓冲器的输出端与第三驱动电路N₃中第二缓冲器的输入连在一起。延迟了δ₂+δ₃的时钟信号现在从驱动电路N₃中第二缓冲器的输出端输出。线11将第三驱动电路N₃中第二缓冲器的输出与第一驱动电路N₁中缓冲器的P-M个并行连接的输入端相连接，其中延迟了δ₂+δ₃的时钟信号又经过最后一个延迟δ₁，以便朴相互延迟了δ₁+δ₂+δ₃的输出信号出现在剩余的P-M个缓冲器上，这些P-M个输出信号在N₁用箭头表示。

对于在线7上的时钟信号也重复相同的过程，时钟信号到达第三驱动电路N₃中第一缓冲器M₁的输入端。线12将第一缓冲器的输出与第一驱动电路N₁中第二缓冲器M₂的输入端相连。这样，在第二缓冲器输出端的时钟信号延迟了δ₃+δ₁。线13将第一驱动电路N₁中第二缓冲器M₂的输出与第二驱动电路N₂中剩余缓冲器的P-M个并行连接输入端相连接。在该第二驱动电路中，二次延迟的信号经过最后的一个延迟，以便相对延迟了δ₃+δ₂+δ₁的P_M个输出信号出现在第二驱动电路N₂的剩余P-M输出端。

从上述过程显而易见，相对延迟或时滞为δ₁+δ₂+δ₃的时钟信号，出现在驱动电路N₁、N₂和N₃的每一个的P-M个输出端上。

在图2中，驱动电路N₁，N₂和N₃以线性的行排列，一个跟着一个。然而，在一个替换的实施例中，驱动电路N₁、N₂和N₃可按旋转对称的关系布置，以便使线5、6和7相互具有相同的长度，而且使线8、9、10、11和12也基本上是等长的。这种性质的旋转对称装置的例子如图3所示，驱动电路的数量为四。

在图3实施例的情况下，驱动电路的个数为N＝4，由此备用缓冲器的个数为N-1＝M＝3。M个备用缓冲器在驱动电路N₁、N₂、N₃和N₄的每一个中按顺序编号为M₁、M₂和M₃。在线1上的时钟信号通过线14、15、16和17分配到4个驱动电路的每一个上的第一缓冲器的输入端。驱动电路N₁具有一个延迟δ₁，驱动电路N₂为δ₂，驱动电路N₃为δ₃，驱动电路N₄为δ₄。由线18将第一驱动电路N₁中第一缓冲器M₁的输出端与第二驱动电路N₂中第二缓冲器的输入端相连。由线19将第二驱动电路N₂中第二缓冲器的输出端与驱动电路N₃中第三缓冲器的输入端相连。在第三缓冲器的输出端的时钟信号因而将具有δ₁+δ₂+δ₃的延迟时间。将第三驱动电路中第三缓冲器的输出端与剩余P-M个缓冲器输入的并行连接输入端相连，这里，延迟了三次的时钟信号在到达所述P-M个缓冲器的输出端前又经过了一个最后延迟δ₄，这时的时钟信号的相互延迟时间为δ₁+δ₂+δ₃+δ₄。

第二驱动电路N₂中第一缓冲器的输出与第三驱动电路N₃中第三缓冲器的输入端相连。将第三驱动电路N₃中第二缓冲器的输出与第四驱动电路N₄中第三缓冲器的输入端相连，而将来自驱动电路N₄中第三缓冲器的输出送到第一驱动电路N₁中并行连接的剩余缓冲器。这样，相互延迟了δ₂+δ₃+δ₄+δ₁的时钟信号出现在第一驱动电路N₁的P-M个输出端。

上面描述的连接过程同样也适用于在线16上的相应的时钟信号，其中驱动电路N₃中的第一缓冲器M₁与第四驱动电路N₄中第二缓冲器的输入相连，如此进行，直到延迟了δ₃+δ₄+δ₁的时钟信号送到第二驱动电路N₂的并行连接的输入端。这样，相互延迟了δ₃+δ₄+δ₁+δ₂的时钟信号，即与驱动电路N₄和N₁的输入信号有相同程度的延时的时钟信号出现在驱动电路N₂的剩余P-M个输出端上。

上面描述的连接过程也适用于在线17上的相应的时钟信号。这样，延迟了δ₄+δ₁+δ₂的时钟信号在经过驱动电路N₃中一个最后的延迟δ₃前被送到第三驱动电路N₃的并行连接的输入端。由此，相互延迟量等于δ₁+δ₂+δ₃+δ₄的时钟信号现也将出现在第三驱动电路N₃的P-M个输出端上。

由上述显而易见，在四个驱动电路上的N-（P-M）个输出信号都具有δ₁+δ₂+δ₃+δ₄的相互延迟的时间。

显然，所描述的原理可适用于将N个所需数目的驱动电路连接到一起。通过在每个驱动电路中备用的N-1个缓冲器，时钟信号在经过最后一次延迟前为在N-2个驱动器的每一个中分别顺序延迟准备。在第N次延迟时，即最后或最终延迟时，经过N-1次延迟的时钟信号经过一个延迟，使得时钟信号总的延迟等于N个驱动电路的各延迟之和。对于在剩余的N-1个驱动电路的每一个的第一缓冲器上的各时钟信号也进行同样的过程。

在图2和图3所示的例子中将缓冲器顺序编号的，这样，其输出例如驱动电路中第二缓冲器的输出与接着的驱动电路中第三缓冲器的输入相连。然而，很清楚的是并不是必须需要这种情况，这是由于只要将所述第二缓冲器的输出与接着的驱动电路中任一缓冲器的输入端相连就足够了，当然，必要的条件是，来自前面的驱动电路的时钟信号要经过一个后面驱动电路中缓冲器的延迟。换句话说，对于一个驱动电路和任意驱动电路的缓冲器之间的顺序是可以改变的。

在图2和图3例子的情况下，驱动电路是顺序编号的，使得一个时钟信号通过，例如通过驱动电路N₂到驱动电路N₃。然而，很容易理解的是例如也可以使时钟信号从驱动电路N₂到驱动电路N₄并从驱动电路N₄回到驱动电路N₃，再从驱动电路N₃到驱动电路N₁。

对于本发明重要的一点是，在一个包括N个驱动电路的装置中，来自时钟信号源的时钟信号将分配到每个驱动电路上，并且每个时钟信号随后要以使得所述信号将在每个驱动电路上最多经过一次延迟的方式通过每个剩余的驱动电路。

从上面的描述可看到，P是一个任何需要值的整数。另一方面，M是所使用的驱动电路的数量，而备用缓冲器的数量将由所使用的驱动电路的数目给出。

在具有P个缓冲器的N个驱动电路相互连接时，这时的时钟信号的数目为N（P-N+1）。当驱动电路N为（P+1）/2时，获得了来自一个结构的最大时钟信号数。

很清楚，在下面的权力要求的范围之内可用很多方式修改和改变上面描述和图示的本发明的实施例。