一种基于FPGA的分组卷积硬件加速器及其方法

摘要

本发明公开了一种基于FPGA的分组卷积硬件加速器及其方法。该加速器包括：顶层控制器，用于对输入数据进行处理和分组存放并将权重和激励数据传递给数据分发模块；数据分发模块，用于根据输入特征图尺寸进行数据选择和分组存放并将权重和激励数据分发给卷积运算阵列；卷积运算阵列，用于分组完成稀疏卷积的乘加运算操作；结果控制模块，用于对卷积运算阵列输出的部分和的结果进行累加缓存并进行通道随机混合操作；线性激活函数单元，用于对结果控制模块输出的结果加偏置和激活函数操作；存储器DDR，用于存储原始输入图像数据、卷积运算阵列的中间结果和最终输出的特征图。本发明可以对特征图进行快速卷积操作，并且获得更多的特征图信息。