一种嵌入式TDP RAM模块测试电路与测试方法

摘要

本发明涉及一种嵌入式TDP RAM模块测试电路，包括N个结构相同的测试单元、时钟信号、地址信号、第一数据输入信号、第二数据输入信号、数据输出信号、写使能信号、第一使能信号、第二使能信号、选择器控制信号与寄存器控制信号；每个测试单元包括被测存储器、3选1选择器模块和寄存器模块；每个被测存储器包括2组完全独立的数据读写总线端口：总线端口A与总线端口B。本发明提供的是一种通用的模块化测试电路设计，当需要进行大量TDP RAM测试时，只需将测试单元进行逻辑复制后再顺序级联即可。