一种亚阈值数字电路功耗优化方法及系统

摘要

本发明公开了一种亚阈值数字电路功耗优化方法及系统，该方法通过先确定可降低性能和功耗的逻辑单元电路；再对给定集成电路进行时序分析，得出所有时序宽松的信号路径；然后确定每一时序宽松的信号路径中可降低性能和功耗的若干主要延时单元；最后根据预设时序约束条件对主要延时单元的器件增大或缩短其栅长进行调整，以通过栅长尺寸的调整对亚阈值电路功耗的优化。本发明通过对主要延时单元的器件在合理的区间内增大其栅长或缩短其栅长，降低其电路性能，提高单元的延时时间，在满足时序要求的前提下降低集成电路的功耗，此外，还可以通过缩小栅长的同时做到降低功耗和节省面积，同时，该方法还提高了优化速度。