一种基于FPGA的可变符号抽样率升余弦滤波器

摘要

本发明涉及一种基于FPGA的可变符号抽样率升余弦滤波器，包括L+1个高速采样模块和L个地址计算模块，且满足N=KL，其中K为每个符号抽样点数，L表示滤波器截断时间长度为L个符号，滤波器系数个数为N+1；L+1个高速采样模块依次延迟一个时钟周期进行采样，高速采样模块的输出端各连接至乘法器，乘法器的输出端连接至加法器，加法器将并行输入的L+1路信号进行相加运算，用于输出升余弦滤波信号；还包括L个ROM存储器，ROM存储器用于存储升余弦滤波器系数h（n），n=0,1,2……N‑1，每个ROM存储器连接一个地址计算模块，用于计算后续ROM存储器的地址。本方案可以适应可变的符号抽样率，且消耗的FPGA乘法器资源不随符号抽样率变化。