基于CPLD的单片方波信号倍频器及输出任意倍频信号的方法

摘要

本发明涉及一种基于CPLD的单片方波信号倍频器，该倍频器包括：用于对输入方波频率值的高精度测量的测频模块；用于倍频信息的控制字转换的硬件除法器；用于根据除法结果实现倍频信号的准确稳定输出的倍频信号发生器；用于实现倍频信号的稳定准确的输出可实现对输入信号的频率稳定跟踪的内部信号分频器以及计数跟踪补偿器；以及，用于对方波数字倍频器的数据控制，实现倍频参数的传递的接口控制模块。本发明在50M系统时钟工作下能够实现0.1Hz～1MHz输入方波信号的倍频，在倍频信号最大频率允许情况下最大倍频值可以达到65535倍。

说明书

技术领域

本发明涉及一种倍频器，具体地指一种基于CPLD的单片方波信号倍频器及输出任意倍频信号的方法，以实现对输入方波信号输出任意倍频信号。

背景技术

随着数字时代的到来,越来越多的领域采用集成电路来设计电路,FPGA/CPLD等EDA设计更为广大硬件工程师所接受。其模块化设计为设计人员带来了很多方便,节约了系统的开发时间,使设计人员只需要调用这些模块或者IP核,然后组合起来就可以实现一个简单的功能。

倍频器是一种使输出信号频率等于输入信号频率整数倍的电路，即当输入频率为f1，则输出频率为f0＝nf1(n为任意正整数)，n称为倍频次数。倍频器用途广泛，如发射机采用倍频器后可使主振器振荡在较低频率，以提高频率稳定度；调频设备用倍频器来增大频率偏移；在相位键控通信机中，倍频器是载波恢复电路的一个重要组成单元。此外，分频器目前有不少型号的芯片可以直接利用,但直接具有倍频功能的芯片还比较少见,而且常规的全数字锁相环(All-D igital Phase-Locked Loop,ADPLL)在应用的时候还是有很多的缺陷，如锁相时间长、捕捉带窄等。

发明内容

本发明目的在于克服现有技术的不足而提供一种基于CPLD的单片方波信号倍频器及输出任意倍频信号的方法，该倍频器能够对输入方波信号实现的任意倍频信号的稳定输出,克服模拟锁相倍频电路在应用过程中易受温度和电压影响、锁相时间长、存在直流零点漂移及部件饱和等缺陷。

实现本发明目的采用的技术方案是一种基于CPLD的单片方波信号倍频器，该倍频器包括：

测频模块，用于对输入方波频率值的高精度测量，获取实时更新的频率值；

硬件除法器，用于将倍频值作为运算除数，测频值作为被除数，进行一次除法运算得到商和余数；

倍频信号发生器，用于根据除法结果实现倍频信号的准确稳定输出；

内部信号分频器用于对产生的倍频信号进行分频，以便于与输入信号频率进行比较。若存在频率误差，则可通过计数跟踪补偿器对倍频信号的频率进行自动补偿。从而实现倍频信号稳定准确地输出。

接口控制模块，用于对方波数字倍频器的数据控制，实现倍频参数的传递。

在上述技术方案中，所述测频模块采用等精度测量测量法，不间断的在一个输入信号周期内进行系统时钟计数，获取实时更新的频率值。

在上述技术方案中，所述硬件除法器为32位高位除法器，实现对倍频数据除法运算处理，并输出除法运算所得的商和余数。

在上述技术方案中，所述倍频信号发生器根据所述32位硬件除法器处理结果，将商值作为输出倍频信号翻转计数标志值，余数作为倍频信号输出的稳定性微调值，在所述余数个倍频信号每个信号周期补偿一个计数脉冲，实现倍频信号的准确稳定输出；

在上述技术方案中，所述内部信号分频器对倍频信号实现输入频率的等值分频，通过计数跟踪补偿器器对输入测频值和分频测频值减法比较实现误差值的自动补偿，以实现倍频信号的稳定准确的输出。

在上述技术方案中，所述接口控制模块按8位并口总线传输、SPI三线传输或16位二进制编码固定值设置。

此外，本发明还提供一种基于CPLD的单片方波信号倍频器实现输出任意倍频信号的方法，该方法包括：

高精度测频模块对输入方波频率值的高精度测量，获取实时更新的频率值；

硬件除法器将倍频值作为运算除数，测频值作为被除数，进行一次除法运算得到商和余数；

倍频信号发生器根据除法结果实现倍频信号的准确稳定输出；

内部信号分频器以及计数跟踪补偿器对产生的倍频信号进行与输入信号频率的等值分频并实现与输入信号的同等测频计数，得到的计数值与输入测频计数值减法比较实现误差值的自动补偿，以实现倍频信号的稳定准确的输出可实现对输入信号的频率稳定跟踪；

接口控制模块对方波数字倍频器的数据控制，实现倍频参数的传递。

附图说明

图1为本发明基于CPLD的单片方波信号倍频器的结构框图。

图2为最大输入频率和倍频数的关系图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步的详细说明。

如图1所示，本发明基于CPLD的单片方波信号倍频器包括：高精度测频模块、高位硬件除法器模块、倍频信号发生器、内部信号分频器、计数跟踪补偿器以及接口控制模块。系统工作时钟为高精度恒温晶振50MHz(可根据实际需要更换)。本实施例中，采用的CPLD器件型号为MAX1270T144C5，高位硬件除法器模块为32位宽硬件除法器。

高精度测频模块的输入与输入方波连接，输出分别与32位宽硬件除法器和计数跟踪补偿器连接，32位宽硬件除法器输出与倍频信号发生器连接，内部信号分频器的输入与倍频信号发生器的输出连接，内部信号分频器的输出与高精度测频模块连接。接口控制模块分别与32位宽硬件除法器和倍频信号发生器连接。

高精度测频模块采用的是等精度测频计数法，计数时钟50MHz，锁定被测方波信号的上升沿触发计数，采用32位高位计数寄存器，实现高精度，宽频带的频率测量。高位硬件除法器模块为32位宽硬件除法器，设定倍频值作为运算除数，测频值作为被除数，完成一次除法运算耗时32个时钟周期，能够完整保留运算结果(商和余数)。

倍频信号发生器根据高位硬件除法器模块的除法结果商值作为输出倍频信号翻转计数标志值，余数作为倍频信号输出的稳定性微调值，在前余数个倍频信号每个信号周期补偿一个计数脉冲，从而实现倍频信号的准确稳定输出。

内部信号分频器和计数跟踪补偿器对产生的倍频信号进行与输入信号频率的等值分频并实现与输入信号的同等测频计数，得到的计数值与输入测频计数值减法比较实现误差值的自动补偿，以实现倍频信号的稳定准确的输出。

接口控制模块可实现三种方式的倍频值设定，分别为8位并口端口传输，SPI三线传输，16位二进制编码固定值传输，拥有简易良好的用户操作界面。

本发明设计采用的CPLD器件型号为MAX1270T144C5，具有编程灵活、集成度高、设计开发周期短等特点。与现有技术相比，本发明还具有以下优点：

1、倍频频带宽：在50M系统时钟工作下能够实现0.1Hz～1MHz输入方波信号的倍频。

2、倍频数值高：在倍频信号最大频率允许情况下最大倍频值可以达到65535倍，下表1显示了设定不同倍频值下最大的输入信号频率：

表1

3、锁定时间短：输入信号频率与达到稳定输出的时间如下表2所示：

输入F0.1～1Hz1～10Hz10Hz～100Hz>100Hz稳定时间<30s<10s<5s<2s

表2