一种应用于随钻声波测井仪的采集控制电路及测井装置

摘要

本发明涉及一种应用于随钻声波测井的采集控制电路及测井装置，该电路包括：数字信号处理器DSP、至少一个可编程逻辑门阵列器件FPGA、模拟与数字转换器ADC和存储单元；其中，DSP通过控制FPGA对ADC进行控制；FPGA将ADC采集的数据进行采样，并将采样数据传输给DSP，DSP对采样数据进行分析处理以及协议的设定，再将处理后带有协议设定的数据通过FPGA存储到存储单元。本发明采集控制电路不但充分发挥了DSP数据处理功能强的优势，而且将FPGA控制时序精准、接口丰富的特点表现出来，提高了时间的控制精度，大幅度减小了电路板的占用空间。

说明书

技术领域

本发明涉及随钻声波测井仪技术，尤其涉及一种应用于随钻声波测井仪的采集控制 电路及测井装置。

背景技术

石油复杂环境中的油气钻探测量与测井中，包括随钻声波测井的随钻测井比传统 的电缆测井具有更多的优势，它是在钻井同时测量地层岩石物理参数，减少了测井时 间；测井资料是在泥浆浸入地层之前或浸入很浅时测得的，能更真实地反映原状地层 的地质特征，同时可以预测所钻地层的信息，大大降低不确定性，帮助工程师及时、 有效地进行决策，更好地指导钻井，使钻头在有利的地层钻进，减少钻井风险。

目前，随钻测井已能进行几乎所有的电缆测井项目，其应用范围在不断扩大。国 外，在海上，几乎所有的裸眼测井作业都采用随钻测井技术；在陆地上，特别是大斜 度井和水平井，以采用随钻测井技术为主。另外，随钻测井方法的多样化，如随钻声、 电、核磁、地层测试等方法都已出现，所以说，随钻地层评价全面替代电缆测井是必 然结果。

国际随钻市场份额和技术被斯伦贝谢、哈里伯顿和贝克休斯等几大公司绝对垄断， 尤其是斯伦贝谢的市场份额一直在50％左右，其次是哈里伯顿，徘徊在30％左右，贝克 休斯也有14％左右的份额，留给国内的市场仅剩下不足1％。而国内随钻测井技术还不 成熟，因而加大该项技术的研发力度势在必行。

国内大部分随钻声波测井电路设计通常将采集控制与存储分开放置，这样不但增 加了控制复杂度，同时多板连接的设计占用了较大的空间。也有单独采用DSP或者FPGA 的设计，其中DSP精于算法的实现，但是接口较为固定；FPGA可方便实现接口通讯的 转换，但相关算法的集成过程较为复杂，不易实现。

发明内容

本发明针对现有技术存在的上述问题，以随钻声波测井仪器采集控制电路设计和实 现为切入点，研究分析了其实现原理，并提供了一种更为简洁的随钻声波测井仪采集 控制电路的设计方案,可大幅度节省电路的占用空间，同时使得控制逻辑更加简洁清 晰，也易于实现。

为实现上述目的，一方面，本发明提供了一种应用于随钻声波测井的采集控制电路， 该电话包括：数字信号处理器(Digital Signal Process，简称DSP)、至少一个可编 程逻辑门阵列器件(Field－Programmable Gate Array，简称FPGA)、模拟与数字转 换器(Analog-to-digital converter，简称ADC)和存储单元；其中，DSP通过控制 FPGA对ADC进行控制；FPGA将ADC采集的数据进行采样，并将采样数据传输给DSP， DSP对采样数据进行分析处理以及协议的设定，并将处理后带有协议设定的数据通过 FPGA存储到存储单元。

优选地，DSP和FPGA通过HPI接口和/或MCBSP接口进行通信。

优选地，存储单元设计采用两片容量为2G的NAND Flash芯片。

优选地，DSP包括动态随机存取存储器DRAM，DRAM用于存储由FPGA发送的采样 数据。

优选地，FPGA包括FIFO数据缓冲器，ADC在采集数据的同时，数据直接被放入 FIFO数据缓冲器；FPGA自行检测FIFO数据缓冲器的状态，当为非空状态时，将数据 从FIFO数据缓冲器中读出并写入DSP指定的DRAM地址内。

优选地，DSP用于对采样数据进行识别，DSP要识别每路信号的最大值，当最大值 高于上门槛标识值时，自动控制增益码要调小一档；当最大值低于下门槛标识值时， 要调大一档。

优选地，ADC用于同时采集4路模拟信号，每道波形在每个周期产生3000*16比 特的数据量，4道全部产生4*3000*16比特的数据量，采集完成之后将这些数据通过 所述FPGA传输到所述DSP中。

优选地，FPGA控制写逻辑时序将ADC采集的数据写入存储单元，在写入存储单元 的过程中，控制写入的间隔。

优选地，该电路还包括上位机，DSP在接收到上位机下发的读取命令时，向FPGA 下发存储单元的读命令，FPGA控制读逻辑时序将存储单元中的数据按页读取出来。

优选地，DSP具体用于，在地面提取数据阶段，DSP接收相关命令，控制FPGA将 存储单元中的数据读取出来并同步传输到上位机实时显示。

另一方面，本发明提供了一种测井装置，该装置包括接收电路、接收换能器、发射 电路、发射换能器和电源电路，还包括上述应用于随钻声波测井的采集控制电路。

本发明采集控制电路不但充分发挥了DSP数据处理功能强的优势，而且将FPGA 控制时序精准、接口丰富的特点表现出来，提高了时间的控制精度，大幅度减小了电 路板的占用空间。

附图说明

图1为本发明实施例提供的一种测井装置结构示意图；

图2为本发明实施例提供的一种应用于随钻声波测井电路的采集控制电路结构示意 图；

图3为本发明涉及的ADC部分控制时序图；

图4为本发明涉及的DSP与ADC之间通讯的基本结构示意图；

图5为发明涉及的FPGA与NAND Flash连接结构示意图；

具体实施方式

通过以下结合附图以举例方式对本发明的实施方式进行详细描述后，本发明的其他特 征、特点和优点将会更加明显。

图1为本发明实施例提供的一种测井装置结构示意图。如图1所示，该测井装置自 上而下依次包括采集控制电路10、接收电路80、发射电路81、接收换能器82、电源电路 83和发射电路换能器84，其中采集控制电路10作为整个电路工作的核心部分，通过串 行命令等方式控制着整个装置的工作状态。接收电路80与接收换能器82连接，完成 模拟滤波，增益控制等功能。发射电路81直接与发射换能器84连接，定时为发射换 能器84提供高压脉冲，电源电路83连接采集控制电路10，为其提供电源。

图2为本发明实施例提供的一种应用于随钻声波测井电路的采集控制电路结构示意 图，如图2所示，该电路包括DSP20、FPGA21、FPGA22、ADC23、NAND flash24和上位 机25，该电路采用DSP和FPGA的联合架构，两者优势进行互补，通过与主机通信的 并行接口(Host Port Interface，简称HPI)以及多通道缓冲串行口(Multichannel  buffered serial port,简称MCBSP)接口进行通信，实现了同步采集、存储，控制以 及初步的数据处理等功能。外围拓展资源包括ADC23，NAND flash24芯片等，其中DSP20 作为主要完成命令控制、时间控制以及数据的初步处理等工作，FPGA21和FPGA22主 要作为DSP20与其他芯片之间的通讯桥梁，集成了通用异步收发传输器(Universal  Asynchronous Receiver/Transmitter，简称UART)、HPI、MCBSP以及控制器局域网 络(Controller Area Network,CAN)等内核，完成相应的接口转换及命令解释。NAND  Flash24作为数据的存储单元，具有存储容量大，不易丢失，速度快等优点，设计采 用两片容量为2G的芯片。各个部分相互配合，完成了从采集、存储、处理再到打包上 传的全部过程，根据需求可以选择不同的工作模式。

首先，DSP20通过控制FPGA21对ADC23进行控制，将接收到的信号进行采样，同 时该采样数据通过HPI接口传输到DSP20的DRAM中，然后DSP20从DRAM中读出数据 并对数据进行分析处理以及相关协议的设定；之后，将这些经过处理并带有协议设定 的数据通过FPGA21存储到NAND flash24芯片，由此完成井下工作时段的控制循环。 而在地面提取数据阶段，DSP20接收相关命令，控制FPGA21将NAND flash24中的数 据读取出来并同步传输到数传短节或者上位机25实时显示。

图3为本发明涉及的ADC部分控制时序图。如图3所示，根据ADC23的逻辑控制时 序，在FPGA21接收到DSP20下发的命令之后，完成相应的逻辑时序控制功能，与此同 时，要注意芯片要求的间隔时间，在保证一定余量的情况下保证其传输速度。

图4为本发明涉及的DSP与ADC之间通讯的基本结构示意图。如图4所示，DSP20与 FPGA21之间通过MCBSP传输命令字，DSP20下发命令控制FPGA21的工作状态，完成命 令解释相应采集工作；其次，DSP20与FPGA21二者之间可通过HPI口进行数据的传输， 并将ADC23采集到的数据同步写入DSP20的DRAM中，在电路采集工作开始阶段，上 位机25下发命令使得井下采集控制电路10开始工作，采集控制电路10按照约定的协 议定时发送点火信号，并经过驱动电路激发发射换能器84发射，与此同时采集控制电 路10完成初始化，在发射完成一定时间之后由采集控制电路10控制其开始采集数据， 采样率和采样长度同样按照约定的协议命令设定，在ADC23采集的同时，数据直接放 入FPGA21内置的FIFO数据缓冲器中，FPGA21自行检测FIFO数据缓冲器的状态，当 为非空状态时，将数据从FIFO数据缓冲器中读出并通过HPI接口写入DSP20的指定 DRAM地址内。这样，完成一个周期的采集过程。

在本发明实施例中，采集控制电路10同步采集4路信号，采样精度为16位，数 据线并行输入，在读取ADC23数据的同时写入FPGA21的FIFO数据缓冲器中，当FIFO 数据缓冲器的状态为非空，图3中的CONVSTA、B(ADC控制引脚)信号同时置高使能， 然后依次控制读取信号线RD(ADC读使能引脚)，读出4路采集数据，完成数字信号 采集。DSP20将采集到的数据进行自动增益控制以及滤波压缩等处理，按照协议将数 据打包存储。

DSP20要对采到的数据进行识别，实现自动增益控制。控制命令字以串码的方式 发送给接收电路的串并译码器，以控制增益开关的状态。由于每路信号包含3000个 16位数据，因此DSP20要识别出每路信号的最大值，当最大值高于上门槛标识值时， 自动控制增益码要调小一档；反之，当最大值低于下门槛标识值时，要调大一档(需 要适当调节上门槛电压值与下门槛电压值之差)。这样可以保证在既定的增益模式下 接收到的信号不至于太小而分辨率过低，同时确保了信号增益不会过大而造成溢出畸 变，使得接收波形的大小稳定在某一范围值内。

图5为发明涉及的FPGA21与NAND Flash24连接结构示意图。如图5所示，仍然以 FPGA21作为DSP20与NAND flash24之间的传输桥梁，DSP20以命令字的形势控制NAND  flash24的工作状态在井下采集阶段，NAND flash24的写状态打开，在数据进入RAM 的同时非空标志信号触发，FPGA21控制写逻辑时序将ADC23采集的数据写入NAND  flash24，在写入NAND flash24的过程中，控制写入的间隔，由于NAND flash24的构 造限制，每页的存储量为(2048+64)个字节，而以连续模式写入的最大字节数为2048， 因此，在写入数据的开始必须进行计数，每个数据到来就进行计数累加，当达到单周 期最大写入值时，必须重新写入5周期的控制命令字(包括2个周期的页存储地址和 3个周期的块存储地址)以进行下一页的写入。而在默认模式下，单周期每道采集到 的数据是6k字节，四道一共24k字节，所以在数据存储的过程中，翻页操作发生在每 道数据当中，为了进行同步，在每页的开始两个存储单元里固定写入两个标识符(本 发明实施例中暂定标识符为0xAA)，这样一方面对数据进行了一定的间断标示，另一 方面也对之后的坏块管理提供了方便。当一个周期的采集完毕，待缓冲区数据写入完 毕后，RAM非空信号清零，FPGA控制停止写入，等待下一组数据的到来。

在地面数据读取阶段，DSP20接收到上位机25下发的读取命令，向FPGA22下发 NAND flash24读命令，FPGA控制读逻辑时序将NAND flash24中的数据按页读取出来， 首先仍然将每周期读出的数据放入FIFO数据缓冲器中作为缓冲，同时集成在FPGA22 中的UART模块使能开始工作，接收由FIFO数据缓冲器输出的并行数据，然后依照UART 协议将数据串行输出到片外驱动芯片上，由RS485接口传给上位机，完成数据读取流 程。在这里，我们采用RS-485接口，因为它是采用平衡驱动器和差分接收器的组合， 抗共模干扰能力增强，协议简单，易于实现，广泛应用于PC端的数据通讯。

需要指出的是，由于RS485接口为半双工的，在数据连续上传过程中接口一直作 为接收被占用，此时无法收到上位机下发的命令，因而只有全部数据读出之后才能进 行之后的操作，这样避免了数据间断而产生的不必要的麻烦。

在对NAND Flash24的坏块进行管理时，由于NAND flash24生产工艺上有一定的 精度，不能保证所有的存储单元都是完好的，因而在写入之前，要对每个存储单元进 行坏块检测。其具体方法是：FPGA读取每块上第一页的第2049个存储单元的信息， 如果为0xFF，说明该块是完好的，可以进行正常的读写操作，如果不是，说明为坏块， 跳过该块并以此方法检测下一块的好坏。鉴于该特点，本发明实施例在数据写入和页 擦除操作上多了一项判断是否为坏块的步骤，在某一块进行操作之前，先对该块首页 的信息进行提取，也就是看该页标识信息是否为0xFF，如果通过验证，继续对该块进 行操作，如果未通过，块地址加1至下一块操作，并循环以上步骤。

本发明实施例提供的采集控制电路不但充分发挥了DSP数据处理功能强的优势， 而且将FPGA控制时序精准、接口丰富的特点表现出来，提高了时间的控制精度，大幅 度减小了电路板的占用空间。

显而易见，在不偏离本发明的真实精神和范围的前提下，在此描述的本发明可以有 许多变化。因此，所有对于本领域技术人员来说显而易见的改变，都应包括在本权利 要求书所涵盖的范围之内。本发明所要求保护的范围仅由所述的权利要求书进行限定。