高开关比的自对准双栅小带隙半导体晶体管及制备方法

摘要

本发明公开了一种高开关比的自对准双栅小带隙半导体晶体管及制备方法。该结构利用将漏端偏压反馈到辅栅，从而在漏端附近形成一个被钳位的方形势垒，使得大偏压下工作时能很好的抑制漏端少子反向隧穿，故能在保持无掺杂小带隙半导体顶栅器件高性能的同时增大开关比，并显著抑制双极性。同时，本发明结合两步自对准工艺可将器件尺寸缩减，适合超大规模集成。

说明书

技术领域

本发明属于以小带隙半导体为主体半导体材料的CMOS(Complementary  Metal Oxide Semiconductor)集成电路以及显示驱动电路中场效应晶体管逻辑器 件领域，具体涉及一种具有高开关比的自对准双栅无掺杂小带隙半导体晶体管结 构及其制备方法。

背景技术

小带隙半导体材料具有超高的迁移率使其在高速集成电路领域内有很大的 潜力，特别是锑化铟、砷化铟等二元化合物半导体广泛应用在高速射频电路,以 及碳纳米管，石墨烯纳米带等新型纳米材料的自身柔性且高透光性的特点使其在 柔性电子学以及显示驱动电路方面有着独特的优势。由于小带隙半导体材料的器 件通常具有较小的开关比，并且对于常规的无掺杂(No-doping)顶栅小带隙半 导体器件，在外加大偏压工作时，由于漏端存在一个较低且极薄的肖特基势垒， 使得从漏端发出的少子反向隧穿电流大大增加，所以使得器件大偏压下的关态电 流增加，并且双极性非常明显。这些影响造成小带隙半导体集成电路的静态功耗 较大，并且容易发生逻辑错误。如何提高小带隙半导体晶体管的开关比，以及如 何有效抑制小带隙半导体器件双极性成为小带隙半导体集成电路和显示驱动电 路发展的瓶颈问题。

现有的无掺杂小带隙半导体晶体管如图1(a)所示，包括：绝缘衬底(101)、 小带隙半导体块体或薄膜(102)、源电极(107)、漏电极(108)、栅介质层 (103)、顶栅电极(104)、顶部绝缘层(105)及侧墙(106)，其中顶栅电极 (104)位于栅介质层(103)之上，顶部绝缘层(105)位于顶栅电极(104)之 上，侧墙(106)位于顶栅电极(104)、顶部绝缘层(105)的两侧，形成保护 结构。其工作原理是通过源漏电极对小带隙半导体材料的单极性无势垒接触，实 现小带隙半导体薄膜的无掺杂MOS工作，然而该器件在关态时，漏端的少子隧 穿非常严重。对于一般商用显示驱动电路，要求薄膜晶体管的开关比大于1e6， 所以在保持高性能的同时，如何提高小带隙半导体薄膜器件开关比和抑制双极性 成为无掺杂小带隙半导体器件集成电路实现商用化的关键。

发明内容

本发明的目的在于提供一种具有高开关比的自对准双栅无掺杂小带隙半导 体晶体管及其制备方法。该结构利用将漏端偏压反馈到辅栅，从而在漏端附近形 成一个被钳位的方形势垒，使得大偏压下工作时能很好的抑制漏端少子反向隧 穿，故能在保持小带隙半导体顶栅器件高性能的同时增大开关比，并显著抑制双 极性。同时，本发明结合两步自对准工艺可将器件尺寸缩减，适合超大规模集成。

本发明的技术方案如下：

一种具有高开关比的自对准双栅小带隙半导体晶体管，包括：绝缘衬底、小 带隙半导体层、栅介质层、主栅(控制栅)结构、源电极、漏-辅栅复合电极； 所述小带隙半导体层位于绝缘衬底之上；所述栅介质层位于小带隙半导体层之 上；所述主栅结构位于栅介质层之上且位于源电极和漏-辅栅复合电极之间，所 述主栅结构包括主栅电极、顶部绝缘层和侧墙，顶部绝缘层位于主栅电极正上方， 侧墙位于主栅电极和顶部绝缘层的两侧(侧墙实现了主栅电极分别与源电极和与 漏-辅栅复合电极的隔离，侧墙是实现自对准工艺的关键)；所述源电极和漏- 辅栅复合电极分别位于半导体型小带隙半导体薄膜两端之上，在源电极与小带隙 半导体层之间以及漏-辅栅复合电极与小带隙半导体层之间分别具有浸润界面 层，所述的漏-辅栅复合电极中的辅栅电极位于侧墙外且位于栅介质层之上，所 述辅栅电极与漏电极在物理上和电学上均相连接。辅栅电极与漏电极始终保持等 电位，使得漏端被固定一个矩形势垒，从而抑制关态时的反向隧穿，提高器件开 关比。

所述的绝缘衬底的材料包括氧化硅，石英，玻璃，氧化铝等硬质绝缘材料， 以及PET(聚对苯二甲酸乙二醇酯)，PEN(聚萘二甲酸乙二醇酯)，聚酰亚胺 等耐高温柔性绝缘材料。

所述的小带隙半导体层的典型带隙小于1eV，包括半导体型碳纳米管(Carbon  Nanotubes)薄膜，石墨烯纳米带(GrapheneRibbon)，二硫化钼(MoS₂)，二 硫化钨(WS2)，黑磷(P)等新型纳米材料；以及锗(Ge)，砷化铟(InAs)， 锑化铟(InSb)，硫化铅(PbS)，硒化铅(PbSe)，碲化铅(PbTe)等常规半 导体材料,以及彼此任两者组合的复合层。

所述的栅介质层的材料可为氧化硅，氧化铪，氧化锆，氧化钇，氧化钽，氧 化镧或氧化镧铝，氮化硅等硬质材料，或者环氧树脂，PMMA(聚甲基丙烯酸甲 酯)等有机高分子绝缘层。所述的栅介质层的厚度范围为2～100nm。

所述的主栅电极的材料是Pd，Pt，Ti，Cu，Au，Al，W等各种金属，导电 金属硅化物，掺杂多晶硅等导电材料，以及上述导电材料的叠层结构。结合具体 工艺应该使PMOS的主栅处于空穴增强型模式，使NMOS的主栅处于电子增强 型模式。所述的主栅电极的厚度范围为20～100nm。

所述的源电极和漏-辅栅复合电极的材料分别可以是Pd，Pt，Ti，Cu，Au， Al，W等各种金属，导电金属硅化物，掺杂多晶硅等导电材料，以及上述导电 材料的叠层结构。从原理上讲，对于PMOS，应选择高功函数金属(功函数大于 5eV)使得源漏接触对空穴无势垒，同时使得辅栅处于空穴耗尽型工作模式，典 型金属为铂，钯；对于NMOS，应选择低功函数金属(功函数小于4.3eV)使得 源漏接触对电子无势垒，同时使得辅栅处于电子耗尽型工作模式，典型金属为钪， 钇，铝。所述的源电极和漏-辅栅复合电极的厚度范围为20～100nm。

上述双栅小带隙半导体晶体管的制备方法，包括如下步骤：

1)在绝缘衬底上转移或者生长小带隙半导体层(可以是块体或二维薄膜)；

2)用光刻和等离子体刻蚀工艺，将整片的小带隙半导体层图形化成彼此隔 绝的沟道区；

3)在小带隙半导体层上沉积栅介质层；

4)在栅介质层上依次沉积主栅电极金属层和绝缘氧化硅层，并用光刻和刻 蚀工艺形成器件的主栅(控制栅)电极；

5)采用侧墙工艺在主栅电极两侧形成侧墙保护结构；

6)以主栅结构作为半自对准掩膜，结合光刻和刻蚀工艺形成器件的栅介质 图形；

7)以主栅结构作为自对准掩膜，沉积源电极、漏-辅栅复合电极的界面层和 电极金属层，用光刻和刻蚀的工艺一步形成器件的源电极、漏-辅栅复合电极。

上述制备方法中，所述步骤1)中的转移小带隙半导体层的方法选自下列方 法之一：干法转移，涂布，纳米喷墨印刷，旋涂。

上述制备方法中，所述步骤3)中沉积栅绝缘介质层的方法选自下列方法之 一：原子层沉积，溅射并退火，溅射并热氧化，溶胶-凝胶法，旋涂并高温固化。

上述制备方法中，所述步骤4)中沉积主栅电极金属层和步骤7)中沉积源 电极、漏-辅栅复合电极的电极金属层的方法选自下列方法之一：电子束热蒸镀， 溅射。

本发明的优点和有益效果：

(1)辅栅电极的存在能极大的抑制漏端少子反向隧穿，减小了关态泄漏电 流，提高了开关比，并且显著地抑制了双极性，同时能较好的保持无掺杂小带隙 半导体顶栅器件的高性能。如图3b所示，以单壁碳纳米管材料为小带隙半导体 层的实施例，在同一根碳纳米管上制备具有相同沟道长度的常规结构和本改进结 构的PMOS器件，在漏偏压为-0.8V时，测量得到的改进结构的电流(403)的 关态值比常规结构(404)的减少了两个量级，并且完全抑制了双极性。(2)结 合两步自对准工艺，使得器件的尺寸缩减到硅基22nm技术节点，适合超大规模 集成。(3)本发明在改进性能的同时没有增加工艺复杂度，能很好的保持无掺 杂小带隙半导体集成电路较低的工艺成本。

附图说明

图1(a)是现有的无掺杂小带隙半导体顶栅自对准场效应晶体管的剖面图； 图1(b)是现有的无掺杂小带隙半导体顶栅自对准场效应晶体管在电学行为上 的原理符号图。

图2(a)是本发明的具有高开关比的自对准双栅无掺杂小带隙半导体晶体管 的剖面图；图2(b)是本发明的自对准双栅无掺杂小带隙半导体晶体管在电学 行为上的原理符号图。

图3(a)是本发明的具有高开关比的自对准双栅无掺杂小带隙半导体晶体管 (实线，401)和现有的顶栅自对准场效应晶体管(虚线，402)在关态的能带图； 图3(b)是本发明的具有高开关比的自对准双栅无掺杂小带隙半导体晶体管(实 线，403)和现有的顶栅自对准场效应晶体管(虚线，404)的实测转移特性曲线， 采用单根半导体碳管作为小带隙半导体的实施例，两个器件沟道长度均为 500nm，其中本发明结构的主栅长与辅栅长均为200nm，漏端偏压均为-0.8V。

图4至图9是制备图2所示的晶体管的工艺剖面图，其中：

图4显示在绝缘衬底上转移或者生长小带隙半导体薄膜；

图5显示将整片的小带隙半导体薄膜刻蚀成彼此隔绝的沟道区；

图6显示在小带隙半导体薄膜上沉积栅介质层；

图7显示沉积并图形化栅金属电极和顶部绝缘层；

图8显示沉积和图形化主栅的侧墙；

图9显示半自对准图形化栅介质层；

图10显示自对准一步图形化形成源电极，漏-辅栅复合电极。

具体实施方式

下面以半导体型碳纳米管薄膜为小带隙半导体的代表，通过一个关于碳纳米 管薄膜的PMOS的具体实例来说明本发明的内容，实例只作为参考，本发明保 护范围以权利要求书界定的范围为准。

本发明具有高开关比的自对准双栅碳纳米管薄膜晶体管，如图2(a)所示， 包括：绝缘衬底(201)、半导体型碳纳米管薄膜(202)、栅介质层(203)， 主栅结构(主栅电极(204)，主栅电极顶部绝缘层(205)，和侧墙(206))、 源电极(208)、漏-辅栅电极复合结构(209)，半导体型碳纳米管薄膜(202) 分别与源电极(208)和漏-辅栅电极复合结构(209)之间夹着浸润界面层(207)。 主栅实现对晶体管正常的开关功能；辅栅电极对漏端少子反向隧穿有抑制作用。

绝缘衬底(201)的材料可以是氧化硅，石英，玻璃，氧化铝等硬质绝缘材 料，以及PET，PEN，聚酰亚胺等耐高温柔性绝缘材料，本实施例中以石英基底 作为衬底。

半导体型碳纳米管薄膜(202)为具有90％～99.99％半导体比例的碳纳米管薄 膜，可以是石英上生长的碳纳米管阵列和碳纳米管Network薄膜，碳管自组装薄 膜，以及彼此任两者组合的复合层，本实施例中为碳纳米管Network薄膜。

栅介质层(203)材料可为氧化硅，氧化铪，氧化锆，氧化钇，氧化钽，氧 化镧或氧化镧铝，氮化硅等硬质材料，或者环氧树脂，PMMA等有机高分子绝 缘层，厚度范围为2～100nm，本实施例中采用厚度为5nm的氧化铪。

源电极(208)和漏-辅栅复合结构的电极(209)可以Pd，Pt，Ti，Cu，Al， W等各种金属，导电金属硅化物，掺杂多晶硅等导电材料，以及上述导电材料 的叠层结构，或者采用高密度碳纳米管导电膜(透明电极)，厚度范围为 20～100nm。本实施例中采用厚度为30/2nm的铂/钯复合层作为PMOS的源电极 和漏-辅栅复合电极，其中2nm钯层做为CNT与铂层之间的浸润界面层(207)， 30nm的高功函数铂层调节PMOS辅栅为耗尽型工作模式。30/2nm的铂/钯复合 层能同时满足PMOS无势垒源漏接触和辅栅耗尽模式的需要。

主栅电极(204)的材料可以Pd，Pt，Ti，Cu，Al，W等各种金属，导电金 属硅化物，掺杂多晶硅等导电材料，以及上述导电材料的叠层结构，或者采用高 密度碳纳米管导电膜(透明电极)，厚度范围为20～100nm。从原理上讲，应该 结合具体的工艺，选择合适功函数的金属使得主栅处于增强型工作模式，本实施 例中主栅电极选择厚度为30nm的Pd。

上述双栅场效应晶体管在电学行为上的原理如图2(b)所示，相应的关态能 带图如图3(a)所示，辅栅(反馈栅)电极与漏电极D相连接，使得漏电极附 近被钉扎了一个矩形势垒，而且由于辅栅电极与漏电极保持等电位，这样使得该 矩形势垒不随偏压改变，从而抑制在关态时漏端少子隧穿和改善双极性，图3(a) 中的S表示源电极的电子填充态，D表示漏电极的电子填充态。

上述具有高开关比的双栅碳纳米管薄膜晶体管的制备方法，如图4-9所示， 具体包括以下步骤：

1.在绝缘衬底(201)(如石英基底)上转移碳纳米管NETWORK薄膜(401)， 厚度范围从1nm至100nm。如图4所示。具体转移方法包括干法转移，涂布， 纳米喷墨印刷，旋涂。

2.用光刻和氧等离子体刻蚀工艺将整片碳纳米管薄膜(202)刻蚀成彼此隔 绝的沟道区，如图5所示。

3.在半导体型碳纳米管薄膜(202)上用原子层沉积技术沉积一层5nm厚 的栅介质层(203)，如图6所示。

4.沉积30nm厚的主栅电极金属钯层和30nm厚的绝缘氧化硅层，并用常规 的光刻和等离子体刻蚀工艺形成器件的主栅(控制栅)电极(204)和顶部绝缘 层(205)，主栅长典型值为20nm，如图7所示。

5.用常规侧墙工艺在栅极两侧形成侧墙保护结构(206)，侧墙典型厚度为 10nm，侧墙材料可以是SiN₃，SiO₂以及其他低介电常数介质材料，如图8所示。

6.以主栅结构(204，205，206)作为半自对准掩膜，结合光刻(901为光 刻胶掩膜PR)和氧化物刻蚀工艺形成器件的栅介质图形，光刻胶掩膜PR的左 边界在主栅中线，光刻胶掩膜PR的右边界距右侧墙外边界的典型长度为20nm， 如图9所示。

7.以主栅结构(204，205，206)作为自对准掩膜，依次进行：沉积2nm 金属钯(作为碳管与电极的浸润界面层(207))，沉积30nm金属铂，然后光 刻和等离子体刻蚀的工艺，同时形成器件的源电极(208)、漏-辅栅复合电极 (209)，源漏电极的典型长度为30nm；辅栅电极的长度等同于右侧墙外的栅介 质图形的长度，其典型长度为20nm，如图10所示。整个实例中的器件的Gate Pitch＝90nm，和目前微电子业界的光刻加工精度相兼容。