一种高速钟控比较器

摘要

本发明公开了一种高速钟控比较器，包含预放大级电路、时钟电路；所述预放大级电路中，输入差分对管的有源负载为晶体管M0与差分输入级晶体管M4串联后，与串联的输入差分对管的有源负载为晶体管M1和差分输入级晶体管M5并联；所述尾电流源晶体管M6分别与差分输入级晶体管M4、差分输入级晶体管M5相连；所述时钟控制晶体管M11与尾电流源晶体管M6相连，并受时钟电路控制；当时钟电路的信号CLK为高电平时工作，采集差分输入端需比较的电压信号；在时钟电路的信号CLK为低电平时，时钟控制晶体管M11关闭，预放大级电路不工作，从而降低了功耗；本发明预放大级电路由时钟电路控制交替工作，降低了电路功耗。