具有单侧缓冲器和非对称构造的静态随机存取存储器单元

摘要

平衡在具有诸如缓冲器电路(36、38)这样的非对称环境的静态随机存取存储器(SRAM)单元(30)中的电学性能。每个存储器单元(30)包括电路特征，诸如读缓冲器(36、38)，其具有比该单元内的其它晶体管(33b、34b、35b)大的晶体管尺寸(33a、34a、35a)和特征，并且其中特征非对称性影响较小的单元晶体管。对于最好的性能，成对单元晶体管要彼此电学匹配。距非对称特征较近的单元晶体管中的一个或者更多个被不同地构造，例如，利用不同的沟道宽度、沟道长度或者净沟道掺杂浓度，以补偿非对称特征的邻近效应。

说明书

技术领域

本申请涉及集成电路，诸如包括固态存储器的集成电路。本发明 的实施例更具体地涉及静态随机存取存储器(SRAM)单元和装置。

背景技术

很多现代电子装置和系统现在包括用于控制和管理宽范围的功能 和有用的应用的大量计算能力。考虑到执行这些现代化装置的复杂功 能中经常涉及的大量数字数据，现在一般在用于这些系统的电子电路 中实现巨大的固态存储器容量。静态随机存取存储器(SRAM)已经变 成针对这些现代化的考虑功率的电子系统中的许多固态数据存储要求 的存储器技术的选择。如在本领域是基础的，SRAM单元“静态地”存 储内容，因为只要电力被施加到存储器，所存储的数据状态在每个单 元中保持被锁存；这与“动态”RAM(“DRAM”)相反，其中数据必须 被周期性地刷新以被保留。

在最近几年中半导体技术的发展使得能够将最小器件特征尺寸 (例如，MOS晶体管栅)缩小到次微米范围。当应用于存储器阵列时， 这个微型化特别有益，因为大比例的整个芯片面积经常用于片上存储 器。结果，巨大的存储器资源现在经常作为嵌入式存储器集成在大规 模集成电路中，诸如微处理器、数字信号处理器、和“片上系统”集成 电路中。然而，器件尺寸的这个物理缩放带来显著问题，特别是与嵌 入式的SRAM相关的，以及在被实现成“独立”存储器集成电路器件的 SRAM中。这些问题中的很多是由于以这些及其小的特征尺寸形成的 晶体管的电气特性的增加的变化造成的。已经观察到特性的这个变化 增加逐个单元地读和写功能故障的可能性。在处于或者接近其电路设 计极限的这些存储器中，对器件变化的敏感度也特别高。如所预期的， 集成电路内器件变化的增加与较大数量存储器单元(并且因而晶体管) 的组合使一个或者更多个单元不能够被读或写或者保持所存储的数据 状态的可能性高。

图1a例示传统SRAM单元的示例，其为按照公知的六晶体管(6-T) 排列构建的。在本示例中，单元2是在类似单元的存储器阵列的第j 行和第k列中。SRAM存储器单元2偏置在电源线V_dda上的电压和地 基准电压V_ssa之间。SRAM存储器单元2按照传统方式被构建为一对 交叉耦合的CMOS反相器、串联连接的p沟道负载晶体管3a和n沟道 驱动器晶体管4a的一个反相器、以及串联连接的p沟道负载晶体管3b 和n沟道晶体管4b的另一个反相器；按照通常的方式，每个反相器中 晶体管的栅极连接到一起并且连接到另一个反相器中晶体管的公共漏 极节点。在本示例中，晶体管3a、4a的公共漏节点构成存储节点SNT， 并且晶体管3b、4b的共同漏节点构成存储节点SNB。N沟道传输晶体 管5a将其源/漏路径连接在存储节点SNT和针对第k列的位线BLT_k之间，并且n沟道传输晶体管5b将其源/漏路径连接在存储节点SNB 和位线BLB_k之间。传输晶体管5a、5b的栅极由针对其中驻留了单元2 的这个第j行的字线WL_j驱动。

在其正常操作中，位线BLT_k、BLB_k通常由预充电电路7预充电到 高电压V_ddp(其处在或者接近电源电压V_dda)并且使之等于该电压；预 充电电路7接着放开位线BLT_k、BLB_k以接着在存取周期的其余部分期 间浮置。为了针对读操作而存取单元2，字线WL_j接着被加电，接通 传输晶体管5a、5b，并且将存储节点SNT、SNB连接到位线BLT_k、 BLB_k。在位线BLT_k、BLB_k上发展的差分电压接着由感测放大器感测 和放大。在写操作中，典型的现代化SRAM存储器包括写电路，其依 赖于要写入的数据状态将位线BLT_k、BLB_k中的一个拉低(即，拉到处 于或者接近地电压V_ssa的电压)。在字线WL_j接着被加电时，低电平位 线BLT_k或者BLB_k将会将其关联的存储节点SNT、SNB拉低，造成被 寻址的单元2的交叉耦合反相器锁存在期望的状态。

针对诸如单元2这样的SRAM单元观察到的一种故障机制是单元 稳定性故障，也称为“打扰”故障或者不充足静态噪声余量，其中， 到未选择单元的位线的耦合的足够大小噪声(例如在对同一行中选择 的存储器单元的写期间)能够造成对该同一行中未选择的单元的写数 据故障。实际上，这种噪声能够具有足够的大小，以使未选择的单元 中的一个或者更多个(即，在所选择行的未选择的列中的“半选择的” 单元)的反相器跳闸(trip)。单元稳定性故障能够在SRAM单元驱动 器或者负载晶体管的驱动相对于单元中的其它晶体管而言不匹配的情 况下发生。例如，如果图1a的单元2正在存储“0”数据状态(存储节点 SNT在低电平)，则“导通”状态驱动器晶体管4a和负载晶体管3b中的 一个或者两者相对于“断开”状态驱动器晶体管4b和负载晶体管3a的弱 势造成当在对其行j存取期间传输晶体管5a、5b被接通时单元2的锁 存器更容易改变状态。更具体地，由于晶体管3b、4a的这个相对弱势， 针对“0”到“1”转换的单元2的“跳闸”电压将高于期望的，造成响应于在 存储节点SNT处比平衡的单元所要求的电压降小的电压降，单元2的 状态“翻转”。换句话说，单元2对噪声(诸如当“被半选择”时所遇到的) 的稳定性由于这个晶体管不平衡而降低。

SRAM单元的另一个故障机制是写故障，当被寻址的SRAM单元 不响应于与所存储的数据状态相反的数据状态的写入来改变其存储的 状态时发生该写故障。写故障是单元稳定性故障的相反面——如果单 元过于容易改变其状态则发生单元稳定性故障，如果单元在改变其状 态方面过于固执则发生写故障，特别是由于写电路不能够拉低当前锁 存到高电压的存储节点。

例如，如果图1a的单元2初始存储“0”数据状态(存储节点SNB 在高电平，负载晶体管3b导通并且驱动器晶体管4b关断)，相反的“1” 数据状态通过由写电路在位线BLB_k驱动的低电平被写入，并且经由 “导通”状态传输晶体管5b而耦合到存储节点。传输晶体管5b的弱势 降低低侧位线BLB_k克服负载晶体管3b的相反驱动的能力，导致这个 写周期改变单元状态失败。驱动器晶体管4b的弱势在这个写操作中降 低来自被负载晶体管3a拉高的存储节点SNT的反馈效果(因为由于位 线BLB_k处的低电平，驱动器晶体管4b开始导通)，进一步降低单元2 的可写性。负载晶体管3a的弱势也将在存储节点SNT的较弱的拉高中 反映，进一步降低在这个写周期中的反馈效果。由于这种器件不平衡， 写故障的可能性因而增加。

因此，如本领域已知的，同一SRAM单元内的负载晶体管3a、3b 相对于彼此以及在该同一单元中的驱动器晶体管4a、4b之间的相对于 彼此的电学特性的平衡有助于单元稳定性和可写性。因此，传统SRAM 单元通常被形成为使得负载晶体管3a、3b在构造上尽可能紧密地彼此 匹配，使得驱动器晶体管4a、4b在构造上尽可能紧密地彼此匹配，并 且使得传输晶体管5a、5b在构造上尽可能紧密地彼此匹配。这些成对 的晶体管之间的这种构造紧密匹配(即，在布局和掺杂剂分布和膜厚 度的匹配)被设计成导致这些成对器件的紧密匹配的电学特性。

已经在用深次微米特征尺寸(例如，90nm以及以下的栅宽度)的 晶体管中观察到依赖于相邻器件的邻近性和结构的电学效应。已经描 述了这些“邻近”效应的各种原因和表现形式。已经观察到这些各种邻 近效应引起MOS晶体管的漏到源电流的明显变化。

一种已知类型的邻近效应涉及多晶硅栅结构的光刻图案化受到其 它附近栅结构的影响的程度。已知栅间隔和宽度的规则性减少由于这 些光刻邻近效应引起的变化。还在接触级别观察到光刻邻近效应。另 外，已经观察到上覆绝缘体膜中的附近接触开口影响MOS晶体管中的 应变效应，这依赖于上覆膜中的应力(即，压缩或者拉伸属性)。

如在Drennan等人的"Implications of Proximity Effects for Analog Design",Paper8.6,Custom Integrated Circuits Conference(IEEE,2006)中 描述的，对MOS晶体管的和应变相关的邻近效应的另一个来源称为浅 沟槽隔离应力效应。由于这个效应引起的应变变化来自于对MOS晶体 管的有源区域(例如，源区域和漏区域)进行限定的浅沟槽隔离结构 内的应力。如本领域已知的，在集成电路的选择的表面位置处的相对 厚的隔离电介质(例如，二氧化硅)结构限定半导体有源区域，在该 半导体有源区域中形成MOS晶体管和其它半导体电路元件。在现代化 集成电路中，特别是在次微米范围内的那些集成电路，通过蚀刻掩模 凹陷到衬底的表面(或者绝缘体上硅环境中的硅层)中，随后淀积诸 如二氧化硅的电介质膜到这些凹陷中来形成这个隔离电介质。在这些 “浅沟槽隔离”结构中的淀积的二氧化硅可呈现压缩或者拉伸属性，其 可将应变给予包括MOS晶体管沟道区域的相邻有源区域。已经观察到 这个给予的应变的程度依赖于晶体管对浅沟槽隔离结构的邻近性，以 及隔离电介质自身的体积(即，在隔离结构的另一侧的相邻有源区域 的邻近性和尺寸)。

作为进一步的背景，如应用于集成电路的半导体技术的最近进展 包括在半导体器件结构的制造期间使用“应变工程”(或者，替代地，“应 力工程”)。这个技术“调谐”MOS晶体管沟道区域的晶体晶格中的应力 以增强这些区域中的载流子迁移率，其增大在三极管和饱和区域两者 中的晶体管的源/漏电流(即，驱动强度)。一般而言，压缩应力增强p 沟道MOS晶体管的沟道区域中的空穴迁移率，并且拉伸应力增强n沟 道MOS晶体管中的沟道区域中的电子迁移率。完成这种调谐的已知方 式包括使用“嵌入的SiGe”(或者eSiGe)，其中p沟道MOS晶体管结 构的源区域和漏区域从硅衬底或者阱区域蚀刻，并且用通过选择性外 延而形成的硅锗合金代替。硅晶体晶格中的锗原子造成eSiGe合金呈 现较大的晶格常数,因而向p沟道MOS晶体管的沟道区域施加压缩应 力。称为“双重应力衬里”或者“DSL”技术的另一个传统应变工程方法涉 及分别在n沟道晶体管和p沟道MOS晶体管的有源区域(即，源区域 和漏区域)上形成拉伸或者压缩特性的氮化硅层。然而，已经观察到 这些应变工程技术的效果经常延伸到相邻器件和结构，导致另一种类 型的“邻近效应”。

已经在次微米集成电路中观察到的另一种邻近效应是注入的掺杂 剂物质的交叉扩散。如果通过不同剂量的离子注入来形成相邻或者附 近晶体管的源/漏区域，得到的掺杂浓度梯度可以足以造成掺杂剂离子 从较重掺杂的源/漏区域扩散到附近的较轻掺杂的源/漏区域。这当然可 造成背离针对受影响的晶体管之一或者两者的设计。

如本领域中已知的，存储器阵列涉及相对大面积的类似结构(即， 存储器单元)，并且因此有益于以非常规则的方式来构造。构造上的这 个规则性将在理论上减少由于邻近效应引起的阵列晶体管性能的变 化。在全部晶体管都是大致相同尺寸的存储器阵列中可极好地强制这 个约束，诸如参照图1a描述的6-T SRAM单元的阵列。通过在存储器 阵列的边缘周围构造“虚拟”存储器单元，可保护在阵列边缘的存储器 单元免于邻近效应和交叉扩散。这些虚拟单元与存储器单元自身类似 地构造，但是没有电连接。

也被构造成重复器件结构的阵列或者区域的其它类型的集成电路 功能类似地也遭受由于邻近效应而造成的器件变化。例如，很多现代 化逻辑电路被构造成“门海”或者集成电路结构中较低级别的另一种类 型的重复构造。这些逻辑电路可以容易地被定制成实现较高结构级别 的特定逻辑功能，诸如在金属导体到晶体管和门电路的布线中。邻近 效应类似地导致在重复结构的边缘处的晶体管和门电路与在逻辑阵列 的内部的那些之间的晶体管性能变化。

作为进一步背景，本领域已知具有附加读缓冲器的交叉耦合的反 相器锁存类型的SRAM单元。图1b例示这种SRAM单元2’的示例， 其向以上结合图1a描述的6-T构造添加了双晶体管缓冲器。在本示例 中，“8-T”SRAM单元2’包括由n沟道MOS晶体管6、8构造的单侧读 缓冲器，晶体管的源/漏路径串联在针对单元2’所驻留的列k的读取位 线RD_BL_k与地电压V_ssb(其可以处于与阵列地电压V_ssa相同或者不同 的电压)之间。晶体管6的栅极连接到存储节点SNB，而晶体管8的 栅极连接到读取字线RD_WL_j，其为在针对单元2’所驻留的行j的读取 周期中被断言的字线。相反地，单元2’的传输晶体管5a、5b的栅极连 接到写入字线WR_WL_j，并且传输晶体管5a、5b的源/漏路径分别连接 在它们相应的存储节点SNT、SNB和写入位线WR_BLT_k、WR_BLB_k之间。因此，单元2’的状态在选择单元2’的读取周期中出现在读取位 线RD_BL_k，并且在选择单元2’的写周期中从写入位线WR_BLT_k、 WR_BLB_k被写入。

通常，8-T SRAM单元诸如图1b的单元2’在如下情形下实现，在 这些情形中要从单元发出附加读电流，超出的电流可以从锁存驱动器 晶体管4a、4b可得。更具体地，在要将单元晶体管3、4制造成最小 特征尺寸器件以获得高密度和容易的可写性的那些设计中的8-T单元 是有吸引力的，但是其中来自这些小器件的读电流对于感测电路是次 优的。因此，缓冲器晶体管6、8通常构造成比锁存晶体管3、4和传 输晶体管5大的多(即，具有相对大的沟道宽度)。为了每个单元2’ 用其自己的读缓冲器来构造，这些较大的晶体管必须必要地设置在阵 列中的同一“位单元”布局内，因而将较大的缓冲器器件散布在单元的 较小的(例如，最小特征尺寸)锁存器和传输晶体管之间。

然而，如以上讨论的，与较小的晶体管相邻或者邻近的较大缓冲 器晶体管的加入可带来邻近效应和交叉扩散效应。结果，传统的8-T SRAM单元2’能够提供改进的读电流，但是代价是在单元2’的锁存部 分的操作中的可能的不平衡。这些效应在现代化集成电路中普遍的用 深次微米晶体管尺寸构造的存储器中特别明显。

作为进一步背景，本领域已知具有非对称地构造的传输晶体管的 6-T单元。在这些传统非对称单元中，参照图1a，传输晶体管5a、5b 具有与它们的漏区域(即，在连接到存储节点SNT、SNB的侧)不同 地构造的源区域(即，在分别连接到位线BLT_k、BLB_k的侧)。实现非 对称性使得针对写操作(即，用于将存储节点SNT、SNB中的一个放 电到对应的低电平位线BLT_k、BLB_k)的源/漏电流比针对读操作(即， 用于将预充电的位线BLT_k、BLB_k拉到较低电平存储节点SNT、SNB) 的源/漏电流大。可通过在距法线的大角度的非对称的源侧“晕环 (halo)”注入来实现这个传输栅非对称性，例如，在形成传输晶体管 5a、5b的源/漏区域时，栅电极遮蔽漏侧上的注入物。

作为进一步背景，本领域还已知6-T SRAM单元中的非匹配的传 输晶体管的构造。根据这个传统方法，一条位线用作“读取位线”，并 且另一条用作“写入位线”。耦合到“读取位线”的传输晶体管被构造成具 有比耦合到“写入位线”的传输晶体管强的驱动，例如通过具有较大的 沟道宽度，以提供强的读电流并且因而短的存取时间。针对“写入位线” 的较弱传输晶体管可以是最小特征尺寸(即，较小的沟道宽度)，因为 写入机制可在整个周期扩展并且因而不和读取存取时间一样是时序关 键的。

发明内容

所描述的实施例提供一种集成电路内的存储器阵列，以及其制造 方法，其中该阵列中的每个存储器单元包括非对称特征，诸如大的驱 动缓冲器，同时维持电学平衡。

所描述的实施例提供这种存储器阵列和方法，其中每个存储器单 元包括由最小特征尺寸晶体管构造的交叉耦合的反相器。

所描述的实施例提供这种存储器阵列和方法，其中存储器单元按 行和列排列，每个包括由读缓冲器组成的非对称特征，针对同一列中 单元的读缓冲器沿着单元的列的一侧排列。

实施例可以在存储器单元中实现，该存储器单元具有在与非对称 特征相邻的集成电路中实现的交叉耦合的反相器锁存器，该非对称特 征与具有比该单元的锁存器的晶体管大的物理尺寸和构造的一个或者 更多个晶体管单元关联。较接近非对称特征的单元中的一个或者更多 个晶体管被构造成具有相对于该单元中的配对晶体管的不同物理特 性，以补偿非对称特征在较近的反相器中的晶体管电学特性上的影响。

附图说明

图1a和图1b是传统SRAM单元的示意形式的电路图。

图2是根据本发明的实施例的包括适用于测试的一个或者更多个 存储器资源的集成电路的框图形式的电路图。

图3是根据本发明的实施例的图2的集成电路中存储器的框图形 式的电路图。

图4是根据本发明的实施例构造的存储器单元的示意图形式的电 路图。

图5a和图5b是根据本发明的实施例的包括根据图4的存储器单 元的集成电路的一部分的布局的平面图。

图6是例示根据本发明的实施例的构造固态存储器的工艺的流程 图。

具体实施方式

示例性实施例被描述为实现成互补金属氧化物半导体(CMOS)型 的静态随机存取存储器(SRAM)单元，因为预计当在该背景中实现时 所公开的特征特别有益。具体地，使用八晶体管(8-T)SRAM单元的 示例来描述实施例。然而，还预计其它电路和结构应用可以受益于此 处的教导，包括但不限于具有其它类型的非对称读和写缓冲器的存储 器单元，或者包括易受到非对称环境攻击的晶体管的存储器单元。

图2例示大规模集成电路10的示例，处于所谓的“片上系统(SoC)” 的形式，如现在在很多电子系统中普遍的。集成电路10是其中实现了 整个计算机架构的单片集成电路。因此，在本示例中，集成电路10包 括微处理器12的中央处理单元，其连接到系统总线SBUS。各种存储 器资源，包括随机存取存储器(RAM)18和只读存储器(ROM)19， 驻留在系统总线SBUS上并且因而可由微处理器12存取。在很多现代 化实现中，ROM19被实现为电可擦写可编程只读存储器(EEPROM)， 其是称为“闪速”EEPROM的普通类型。如以下更详细描述的，将ROM 19的至少一部分实现成闪速EEPROM可便于本发明的实施例的实现 和操作。在任何情况下，ROM19通常用作程序存储器，存储由微处理 器12可执行的程序指令，而RAM18用作数据存储器；在一些情况下， 程序指令可以驻留在RAM18中以被微处理器12调用和执行。缓存存 储器16(诸如一级、二级和三级缓存，通常实现成SRAM)提供另一 个存储器资源，并且驻留在微处理器12自身内并且因此不要求总线接 入。通过系统控制14和输入/输出接口17在集成电路10中一般示出其 它系统功能。

参照本说明书的本领域技术人员将认识到集成电路10可以包括图 2所示功能的附加或者替代功能，或者可以具有根据与图2所示不同的 架构来安排的其功能。因而仅仅作为示例提供集成电路10的架构和功 能性，并且不旨在限制本发明的范围。

图3中例示和集成电路10中的RAM18的构造相关的进一步细节。 当然，可以使用类似构造来实现诸如缓存存储器16这样的其它存储器 资源；进一步在替代中，RAM18可以对应于独立的存储器集成电路 (即，不是作为图2中所示的嵌入式存储器)。参照本说明书的本领域 技术人员将理解图3中的RAM18的存储器架构仅仅是作为示例提供 的。

在本示例中，RAM18包括在存储器阵列20内按行和列排列的很 多存储器单元。尽管图3中示出存储器阵列20的单个实例，但是应理 解的是RAM18可以包括多个存储器阵列20，每个对应于RAM18的 地址空间内的存储器块。在图3中所示的示例中，存储器阵列20包括 m行和n列的“8-T”SRAM单元，同一列中的单元共享读取位线 RD_BL[n-1:0]、一对写入位线WR_BLT[n-l:0]、WR_BLB[n-l:0]，并且 同一行中的存储器单元共享字线WL[m-l:0]中的一个。提供位线预充 电电路27以先于读和写操作施加期望的预充电电压到位线 RD_BL[n-l:0]、WR_BLT[n-l:0]、WR_BLB[n-l:0]。行解码器25接收 行地址值，其指示要被存取的存储器阵列20的行，并且对对应于该行 地址值的字线WL[m-l:0]中的一个加电。列选择电路22接收列地址 值，并且选择与要被置于与读/写电路24通信的一个或者更多个列关联 的位线RD_BL[n-l:0]、WR_BLT[n-l:0]、WR_BLB[n-l:0]作为响应。读 /写电路24按照传统方式构造，例如，从而包括耦合到针对由列选择电 路22选择的列的读取位线RD_BL[n-l:0]的典型感测放大器，以及写电 路，写电路用于选择性地将所选择的对中的写入位线WR_BLT[n-l:0]、 WR_BLB[n-l:0]中的一个拉向地。图3所示的RAM18的示例被构造 成“交织”架构，其中给定的存储器地址选择每x个列中的一个(例如， 每四个中的一个)列用于读或者写存取。存储在存储器阵列20中的数 据字因而彼此交织，因为由列选择电路22(部分地)解码的存储器地 址沿着所选择的行选择每个列组中的一列。替代地，存储器阵列20可 以按照非交织方式排列，其中所选择的行中的每个单元在每个周期中 耦合到对应的读/写电路。在该架构中，读/写电路24可以驻留在位线 RD_BL[n-l:0]、WR_BLT[n-l:0]、WR_BLB[n-l:0]和列选择电路22之 间，其中列选择电路选择哪些读/写电路24(并且因而哪些列)与数据 总线DATA I/O通信。

在示例性实施例中，存储器阵列20中的每个存储器单元被构造成 “8-T”单元，其中向传统的“6-T”SRAM单元构造添加了双晶体管读缓冲 器，其中，四个晶体管构成交叉耦合的反相器的锁存器，并且两个晶 体管用作位于锁存器的对应存储节点和差分位线对的对应一个之间的 传输晶体管。附加读缓冲器晶体管中的一个或者两者被构造成具有比 锁存器的六个晶体管及其传输晶体管强的驱动强度(即，针对给定偏 压的更高源/漏电流)，使得单元的读电流从单元晶体管可提供的电流增 大。通常通过用比锁存器和传输晶体管大的沟道宽度构造这些器件来 获得读缓冲器晶体管的这个较强的驱动强度；可以还或者替代地使用 增大驱动强度的其它方法，包括较小的沟道长度和不同的沟道注入物 (以获得较低的阈值电压)。

这个8-T构造对于在用深次微米最小特征尺寸晶体管构造的现代 化集成电路中使用特别有吸引力。如本领域已知的，这些非常小的晶 体管使得能够进行高密度电路实现，特别是对于结合图3描述的存储 器阵列，但是代价是减小的晶体管驱动强度。因此，由8-T单元构造 提供的较强读电流有吸引力。

然而，已经观察到8-T单元构造的较大读缓冲器晶体管造成存储 器单元的锁存器和传输晶体管上的明显邻近效应。参照图1b的8-T单 元2’的示例，并且假定晶体管的物理邻近性对应于该电路图中所示的 布局，较大的读缓冲器晶体管6、8将对负载晶体管3a、驱动器晶体管 4a和传输晶体管5a施加比配对晶体管3b、4b、5b大的邻近效应。通 过实际测量已经发现，根据本发明，由配对的晶体管(即，晶体管3a 相对于晶体管3b、晶体管4a相对于晶体管4b、以及晶体管5a相对于 晶体管5b)之间的阈值电压的明显偏移反映这些邻近效应。已经观察 到相对于负载晶体管3b，阈值电压偏移对于负载晶体管3a最明显，尽 管在驱动器晶体管4a和驱动器晶体管4b之间以及在传输晶体管5a和 传输晶体管5b之间也呈现值得注意的阈值电压偏移。

根据示例性实施例，存储器阵列20中的存储器单元被构造成补偿 这些邻近效应。图4例示根据实施例的在存储器阵列20的第j行和第 k列中的存储器单元30的构造。在本示例中，存储器阵列20被构造成 使得全部其单元与图4的单元30类似地构造；替代地，可以在较小的 集成电路功能中实现单元30，诸如寄存器或者配置电路中的存储元件。

根据示例性实施例的单元30类似于以上结合图1b描述的单元2’ 电学地排列。因此，单元30包括在电源线电压V_dda和地基准电压V_ssa之间偏置的交叉耦合CMOS反相器对。一个反相器由p沟道负载晶体 管33a和n沟道驱动器晶体管34a构成，它们的源/漏路径串联连接在 电源线V_dda和地基准电压V_ssa之间，它们的公共漏节点在存储节点SNT 并且它们的栅极在存储节点SNB处连接在一起。另一个反相器由p沟 道负载晶体管33b和n沟道晶体管34b构成，它们的源/漏路径串联连 接在电源线V_dda和地基准电压V_ssa之间，它们的公共漏节点在存储节 点SNB并且它们的栅极在存储节点SNT处连接在一起。N沟道传输晶 体管35a具有连接在存储节点SNT和针对第k列的写入位线WR_BLT_k之间的其源/漏路径，并且n沟道传输晶体管35b具有连接在存储节点 SNB和位线WR_BLB_k之间的其源/漏路径。传输晶体管5a、5b的栅极 由针对其中驻留了单元30的这个第j行的写入字线WR_WL_j驱动。

根据其“8-T”构造，存储器单元30包括由n沟道MOS晶体管36、 38构造的双晶体管单侧读缓冲器电路，它们的源/漏路径串联在针对列 k的读取位线RD_BL_k与地电压V_ssb(其可以处于与阵列地电压V_ssa相 同或者不同电压)之间。晶体管36的栅连接到存储节点SNB，而晶体 管38的栅连接到读取字线RD_WL_j，其为在针对行j的读取周期中被 断言的字线。如以上讨论的，通常通过具有较大的沟道宽度，晶体管 36、38被构造成具有比其存储器单元30中的通常最小特征尺寸晶体管 33、34、35强的驱动强度。

在操作中，位线RD_BL_k、WR_BLT_k、WR_BLB_k通常由预充电电 路27(图3)预充电到电压V_ddp(例如，处在或者接近电源电压V_dda)。 写入位线WR_BLT_k、WR_BLB_k也可以等于该电压。在预充电之后， 预充电电路27放开位线RD_BL_k、WR_BLT_k、WR_BLB_k以接着在存 取周期的其余部分浮置。在写操作中，依赖于要写入的数据状态，读/ 写电路24将位线WR_BLT_k、WR_BLB_k中的一个拉低(即，拉到处于 或者接近地电压V_ssa的电压)。在写入字线WR_WL_j接着被加电时，低 电平位线WR_BLT_k或者WR_BLB_k将把其关联的存储节点SNT、SNB 拉低，造成被寻址的单元30的交叉耦合的反相器锁存在对应的状态。 在读操作中，在预充电和放开之后，读取字线RD_WR_j被加电，接通 缓冲器晶体管38，其允许缓冲器晶体管36基于在存储节点SNB处的 锁存电平来设置读取位线RD_BL_k的状态。在读取位线RD_BL_k上产生 的电压接着由读/写电路24感测和放大。

为了这个描述，单元30物理上被构造成使得负载晶体管33a、驱 动器晶体管34a和传输晶体管35a分别比负载晶体管33b、驱动器晶体 管34b和传输晶体管35b的配对器件更接近缓冲器晶体管36、38。根 据本发明的实施例，负载晶体管33a、驱动器晶体管34a和传输晶体管 35a中的一个或者更多个(每个由图4中的虚线指示)被构造成具有分 别与其配对负载晶体管33b、驱动器晶体管34b和传输晶体管35b不同 的驱动强度。这些通常匹配的晶体管之间的构造上的这个差异是在集 成电路布局的设计或者其制造工艺流程期间选择的，以补偿单元30中 的晶体管36、38带来的邻近效应。结果，尽管非对称地构造单元30 的6-T部分，但是由单元30的一侧(而不是另一侧)上的缓冲器晶体 管36、38造成的邻近效应使得单元30变得电学上平衡，并且呈现对 应的单元稳定性。

已经观察到在一些情况下邻近效应已经造成负载晶体管33a、驱动 器晶体管34a和传输晶体管35a中的一个或者更多个呈现比其相应配 对负载晶体管33b、驱动器晶体管34b和传输晶体管35b弱的驱动强度。 在此情形下，晶体管33a、34a、35a中的一个或者更多个被构造成具有 比它们的相应配对晶体管33b、34b、35b强的驱动强度(在不存在邻 近效应的情况下)。可通过多种方式来增大MOS晶体管的驱动强度， 每种方式是本领域已知的。例如，通过增大器件的“W/L”比，或者通过 增大针对给定沟道长度的晶体管的沟道宽度，或者减小针对给定沟道 宽度的晶体管的沟道长度，可增大MOS晶体管的驱动强度。

增大MOS晶体管的驱动强度的另一方法是减小晶体管栅下方的 沟道区域中的净掺杂浓度。对于n沟道增强模式MOS晶体管的示例， 减小栅电极和栅电介质下方的沟道区域中的p型掺杂剂的净浓度将降 低晶体管阈值电压，这增大在给定偏置条件(处于饱和)下的源/漏电 流。类似地，p沟道增强模式MOS晶体管的沟道区域中的n型掺杂剂 的减少降低晶体管阈值电压(以绝对值而言)，增大其驱动强度。可通 过改变到晶体管的沟道区域内的“阈值调整”离子注入的剂量以及可能 的能量来实现沟道区域的净掺杂浓度的这种变化，其通常在形成栅电 极之前进行。术语“净沟道掺杂浓度”如在此说明书中使用的，反映可 用p型和n型掺杂剂中任一或者两者来注入任一沟道导电类型的MOS 晶体管的沟道区域；阈值电压主要由全部这些离子注入步骤之后的净 沟道掺杂浓度确定，还考虑在这些注入之前的沟道区域的初始掺杂浓 度。例如，最终的n沟道MOS晶体管可被形成成p型体硅，或者形成 到体硅内的p阱，其中最终沟道区域接收n型或者p型离子注入物中 的任一或者两者。考虑全部这些掺杂源(起始体材料、阱注入物、n 型和p型离子注入物)以及来自相邻的掺杂半导体区域的扩散的净沟 道掺杂浓度在最终晶体管形成时确定最终晶体管的阈值电压。一般地， n沟道增强模式MOS晶体管的沟道区域中的较低的净p型沟道掺杂浓 度将意味着针对给定偏压条件的较低的阈值电压，以及因而较高的驱 动强度。类似地，p沟道增强模式MOS晶体管的沟道区域中的较低的 净n型沟道掺杂浓度将意味着针对给定偏压条件的较低的阈值电压(就 绝对值而言)，以及因而较高的驱动强度。

根据本实施例，其中缓冲器晶体管36、38的邻近效应弱化附近的 较小的MOS晶体管，特别是较小尺寸和驱动强度(即，最小特征尺寸) 的那些晶体管，负载晶体管33a、驱动器晶体管34a和传输晶体管35a 中的一个或者更多个被构造成在其沟道区域中具有分别比其配对的负 载晶体管33b、驱动器晶体管34b和传输晶体管35b大的沟道宽度、短 的沟道长度或者低的净沟道掺杂浓度，或者其组合。预计与负载晶体 管33a或者驱动器晶体管34a的补偿相比，按此方式的传输晶体管35a 的补偿在本发明的实施例中将通常是次要的，因为其相对于传输晶体 管35b的任何非对称性趋向于以小于锁存器晶体管33、34中的非对称 性影响的程度来影响单元稳定性。

图5a以平面图例示根据本发明的实施例的单元30的示例的布局， 其中负载晶体管33a、驱动器晶体管34a和传输晶体管35a中的每个被 构造成具有比相应配对的负载晶体管33b、驱动器晶体管34b和传输晶 体管35b大的沟道宽度。图5a的视图包括用于单元30的单个连续位 单元区域内的有源区域41(即，在体单晶硅内的阱的表面或者体单晶 硅的阱的表面)、栅电极43(即，由多晶硅形成的)以及隔离电介质 45的集成电路级别。如本领域已知的，隔离电介质45形成在衬底或者 其它体的半导体表面的选择的位置，在表面的不存在隔离电介质45的 那些位置限定有源区域41。如本领域已知的，在有源区域41的由栅电 极43交叉的那些位置限定晶体管(更具体地，晶体管的沟道区域)， 在交叉栅电极43的任一侧的有源区域41组成晶体管的源区域和漏区 域。在图5a的视图中，用虚框示出图4的单元30的晶体管的位置， 并且关联的附图标记表示那些单元晶体管。参照在图4的电路示意图 中的它们的电路节点，在图5a中示出栅电极43。在本示例中，晶体管 36、33a、34a共享对应于存储节点SNB的单一栅电极43，晶体管33b、 34b共享对应于存储节点SNT的单一栅电极43，传输晶体管35a、35b 均具有连接到写入字线WR_WL_j的单独栅电极，并且缓冲器晶体管38 的栅电极43对应于读取字线RD_WL_j。为了清楚，在图5a中未示出用 于将单元30的晶体管偏置和互联的上覆金属导体、接触开口等。预计 本领域技术人员参照本说明书从图5a的平面图(尽管只示出了有限数 量的级别)能够容易理解根据本发明的实施例的单元30的布局和构造。

在图5a的平面图中，单元30的位单元区域沿着单元30的一端(在 此例子中，沿行方向)排列有缓冲器晶体管36、38，设置在p阱40p 的实例内。n沟道驱动器晶体管34a和传输晶体管35a也形成在p阱 40的同一实例内，并且因此是单元30中离缓冲器晶体管36、38最近 的晶体管。p沟道负载晶体管33a、34a形成在与晶体管34a、35a相邻 的n阱40的实例中，和距负载晶体管34b相比，负载晶体管33a更接 近那些缓冲器晶体管。p阱40p的另一个实例是在离缓冲器晶体管36、 38的单元30的布局的远端，并且包含n沟道驱动器晶体管34b和传输 晶体管35b。晶体管34b、35b因而是在位单元区域内的离缓冲器晶体 管36、38最远的晶体管。

图5a例示根据本实施例的单元30的位单元区域内的各个晶体管 的沟道宽度。如所示的，缓冲器晶体管36、38具有相对于单元30的 其它晶体管的相对宽沟道宽度W₃₆、W₃₈，并且因此具有比其它晶体管 大的驱动强度，因为单元30中的全部晶体管的沟道长度大约彼此相同。 根据本发明的这个实施例，其中由这些较大的缓冲器晶体管36、38造 成的邻近效应弱化附近的晶体管，较接近缓冲器晶体管36、38的那些 晶体管中的一个或者更多个的沟道宽度被制造为比单元30中的其配对 晶体管大。更具体地，如图5a所示，驱动器晶体管34a的沟道宽度 W_34a基本上大于驱动器晶体管34b的沟道宽度W_34b，传输晶体管35a 的沟道宽度W_35a明显大于传输晶体管35b的沟道宽度W_35b，并且负载 晶体管33a的沟道宽度W_33a明显大于负载晶体管33b的沟道宽度W_33b。 如以上所述并且如图5a所示，晶体管33a、34a、35a的每个具有较大 的W/L比并且因而分别具有比其对应的配对晶体管33b、34b、35b高 的驱动强度(在不存在邻近效应的情况下)。

相反地，在如以上相对于图1a和图1b描述的传统存储器单元中， 驱动器晶体管34a的沟道宽度W_34a将等于驱动器晶体管34b的沟道宽 度W_34b，传输晶体管35a的沟道宽度W_35a将等于传输晶体管35b的沟 道宽度W_35b，并且负载晶体管33a的沟道宽度W_33a的宽度将等于负载 晶体管33b的沟道宽度W_33b。但是如上所述，这个对称性构造将易受 由缓冲器晶体管36、38对附近晶体管33a、34a、35a的非对称邻近效 应导致的非对称行为的影响(并且因而降低单元稳定性，以及其它一 些问题)。

如上所述，除了根据本实施例如图5a所示增大的沟道宽度之外或 者替代地，较接近缓冲器晶体管36、38的那些晶体管33a、34a、35a 可以具有比它们的配对晶体管33b、34b、35b短的沟道长度或者低的 净沟道掺杂浓度。另外，不是全部晶体管33a、34a、35a可以被强化以 补偿由邻近效应导致的它们的弱化，这依赖于邻近效应的本质和单元 30的电学行为证明的结果。

还如上所述，如果大的缓冲器晶体管36、38的邻近效应强化而不 是弱化附近的晶体管，则图5a的布局中的晶体管33a、34a、35a中的 一个或者更多个将以比它们的对应配对晶体管33b、34b、35b小的沟 道宽度、长的沟道长度或者高的净沟道掺杂浓度来构造。进一步预计 邻近效应可以在不同方向上(即，一个被弱化同时另一个被加强)改 变不同沟道导电类型(即，n型和p型)的晶体管，或者可以在不同方 向上改变布局中不同沟道方位(即，在平面图中垂直和水平)的晶体 管。在这些情况下，为了适当地补偿单元性能，接近缓冲器晶体管36、 38的一个晶体管可以被加强同时另一个晶体管被弱化。

图5b以平面图例示存储器阵列20的一部分中的多个存储器单元 30的排列，具体是四个类似构造的单元30_j，k、30_j，k+1、30_j+1，k、30_j+1，k+1的组。在这个图中，单元30_j，k的位单元区域按照图5a所示的方式 定向，其中缓冲器晶体管36、38在其左端，并且n沟道晶体管34b、 35b在其右端。在本示例中，在单元30_j，k右侧的单元30_j，k+1的位单元 区域被水平地端到端反向，使得其最小的晶体管34b、35b与单元30_j，k的相同尺寸的晶体管34b、35b相邻。在单元30_j，k上方出现的单元30_j，k+1的位单元区域垂直翻转使得其晶体管33a、35b等与单元30_j，k中的 相同晶体管相邻。与单元30_j，k对角线相对的单元30_j+l，k+1的位单元区 域从单元30_j，k垂直翻转并且水平反向，使得其最小晶体管34b、35b 与单元30_j，k+1、30_j+1，k的相同尺寸晶体管34b、35b中的对应晶体管相 邻，如所示的。附加的四单元30的组按照相同方位沿着图5b所示的 组的边布置。

根据本实施例的图5b的位单元方位确保最小的晶体管33b、34b、 35b(例如，最小特征尺寸)不与相邻单元中的大的缓冲器晶体管36、 38相邻。相反，每个单元的最小晶体管33b、34b、35b最接近相邻单 元的相同尺寸的晶体管33b、34b、35b到可能的程度。因此，这些最 小的晶体管33b、34b、35b被良好保护，免受不仅仅来自同一单元30 内而且来自阵列中的相邻单元30的邻近效应。

基于以上描述，本领域技术人员参照本说明书将容易能够在广泛 范围的集成电路的设计约束和目标内实现并且修改以上描述的电路设 计和布局考虑，而不用过度的实验。

现在参照图6，描述包括根据实施例构造的存储器单元和存储器阵 列的集成电路的设计和制造。当然本领域技术人员参照本说明书将容 易能够适当使用并且修改这个工艺并且适合于他们的具体设计。

如图6所示，本技术开始于工艺42，其中确定要通过构造单元30 来补偿的邻近效应。工艺42可以由任意一个或者更多个(单独或者组 合地使用)来实施。例如，工艺42可以通过模拟进行，诸如通过其中 包括邻近效应的晶体管行为的SPICE(集成电路通用模拟程序)模型 的评估。执行工艺42的另一个方案是制造和评估测试芯片，即，利用 改变尺寸并且改变彼此之间的距离的晶体管结构来测试集成电路，由 此工程人员可特征化针对给定制造技术的邻近效应。执行工艺42的其 它方法可包括使用文献中可得的信息、从先前评估的不同设计的集成 电路推断邻近效应，或者基于来自包括承受如此处描述的那些的由邻 近效应导致的单元不稳定或者其它性能限制的存储器的集成电路的先 验结果。预计在工艺42之后适当工程人员将具有可能由预计尺寸的单 元30的缓冲器晶体管36、38造成的邻近效应的大小的指示，并且当 然具有在附近晶体管上的那些效应的极性(即，加强或者减弱)。

在根据实施例的工艺44中，单元30被设计成具有如上所述的非 对称构造，使得在单元30内补偿由缓冲晶体管36、38造成的邻近效 应。设计工艺44可以在电路设计的布局阶段实现这个非对称构造，例 如，如果一个或者更多个晶体管将具有与同一单元30内的它们的配对 晶体管不同的沟道宽度或者沟道长度(或者两者)。替代地或者另外， 设计工艺44可以在阈值调整离子注入剂量或者能量或者两者的设计中 实现这个非对称构造，使得如上所述，单元30内的配对晶体管的阈值 电压被构造成具有不同的净沟道掺杂浓度。

在设计工艺44之后，并且具体地如果经由布局(即，晶体管沟道 长度或者沟道宽度的差异)实现单元30的非对称性，则在工艺46中， 通过常规方式获得与集成电路10的布局和设计相对应的光掩模，集成 电路10包括具有根据本发明的实施例构造的单元30的存储器18。如 本领域技术人员参照本说明书将理解的，这些光掩模将对应于布局， 诸如图5a和图5b中作为示例示出的针对本发明的那个实施例的布局， 这些光掩模不仅仅限定具体结构的物理布局，而且限定接收各种被掩 蔽的离子注入物的那些位置，诸如在调节单元30中的晶体管的阈值电 压时使用的。

根据适当的MOS技术(其中阈值调节注入物非对称地施加于单元 30内的晶体管，如可以已经在如上所述的工艺44中设计的)，在工艺 48中制造使用那些光掩模的集成电路10。制造工艺48因而根据设计 工艺44的结果在单元30内形成晶体管，以及在这些晶体管之间的互 连(例如，在设置在这些晶体管上方的金属导体中)以按照本领域已 知的方式具体而言完成单元30的电路(例如，根据图4的示意图)， 以及普遍而言完成集成电路10的电路，制造工艺48和得到的集成电 路(至少部分地)对应于在工艺46中获得的光掩模，并且还对应于可 应用的制造工艺流程和参数。预计本领域技术人员参照本说明书将理 解根据本发明的实施例，针对适当的MOS技术执行制造工艺48的方 式，而无需过度的实验。

在工艺50中，电气评估在工艺48中制造的集成电路10，以特征 化或者以其它方式测量每个集成电路10内的单独单元30和RAM18 的性能，而且在大多数情况下识别由通过设计工艺44的当前结果对单 元30内的邻近效应的次优补偿引起的实际或者潜在的测试良率问题。 例如，如果从根据设计工艺44的单元30的具体构造产生过多或者过 少补偿，则单元30会展现不足的单元稳定性或者可呈现其它弱势(例 如，读电流、写电流、干扰或者保持性能、功率消耗等)。如果从工艺 50确定是这种情况，则可以执行可选工艺51以重新设计针对单元30 中的一个或者更多个晶体管的布局或者阈值调节注入物。典型地，优 选的是通过调节非对称地施加于单元30内的晶体管的阈值调节注入物 剂量或者能量(或者两者)来微调由本发明的实施例提供的补偿，而 不是改变整体单元布局(这当然要求新的光掩模)。在获得合适的单元 稳定性和存储器性能后，完成根据本发明的实施例的图6的方法。

所描述的实施例因而相比于传统集成电路存储器提供重要的优点 和益处，特别是与包括诸如大驱动缓冲器这样的非对称特征的存储器 单元相关的优点和益处。具体地，本发明的实施例使得得到的存储器 单元能够维持电学平衡，尽管有由这些非对称特征引起的邻近效应。 这些邻近效应在现代化深次微米单元晶体管中可能特别明显，但是通 过本发明提供的补偿能够被完全解决。因此预计本发明可提高广泛范 围的存储器单元设计的稳定性和性能，否则这些存储器单元设计会容 易受到那些存储器单元内或者附近的非对称性环境的影响，使得能够 用最小特征尺寸晶体管实现这种存储器同时仍发出强的读电流和写性 能。具体地，可针对存储功能用最小特征尺寸器件来构造存储器单元， 同时使得能够在单元内使用较大因而较强的缓冲器电路，而不遭受否 则由那些缓冲器器件造成的邻近效应。预计本发明的实施例还可应用 于具有明显小于其锁存晶体管或者传输晶体管的缓冲器晶体管的存储 器单元。

本发明所属领域的技术人员将认识到在要求保护的本发明的范围 内，可以对所描述的示例性实施例进行修改，并且可能有很多其它实 施例。