节省功耗的预加重LVDS驱动电路

摘要

本发明公开了一种节省功耗的预加重LVDS驱动电路，包括主抽头和预加重抽头，主抽头将CMOS差分信号INP、INN转换为LVDS差分信号OUTP、OUTN；预加重抽头则根据INP、INN和由INP、INN延时一个单位时间间隔后得到的CMOS差分信号INP_1、INN_1产生相应的电流信号叠加到相应的所述LVDS差分信号OUTP、OUTN上输出。本发明，由两对差分控制信号INP、INN和INP_1、INN_1控制预加重抽头，使预加重抽头可以检测INP、INN的高速跳变沿，并使得预加重抽头只在跳变后的一个单位时间间隔内有电流通过处于工作状态，而在其它时间没有电流通过处于不工作状态，实现了同样的预加重效果，但是极大地降低了驱动电路的功耗，具有很高的实用价值。

说明书

技术领域

本发明设计通信系统信号处理技术，具体涉及节省功耗的具有预加重功能的LVDS驱动 电路。

背景技术

传输介质的传输函数具有低通特性，经过长距离的传输，信号的高频分量将会被极大地 消耗掉，而且如果电路又不能很好的支持如此高频率的信号跳变，再加上输出接口有较大的 负载，很容易就导致了信号的高电平和低电平的电位不能很好的到达，从而导致数据的处理 时间得不到有效的控制。随着驱动器带宽的提高，当每一个数据的位宽小于驱动器的位处理 时间时，前面发送信号的值就会影响当前位的波形，这种干扰称之为码间干扰(ISI， inter-symbol interference)。码间干扰降低了系统所能运行的最大频率，而能实现高频部分放大 的预加重电路就可以加快数据的处理时间，降低码间干扰。

有预加重功能的驱动电路(driver)的基本结构和预加重的原理如图1所示。图中给出了两 种信号调制方式：不归零码(NRZ，not return to zero)和四级脉冲幅度调制(PAM4，four-level  pulse amplitude modulation)。在通信系统中，传输过程中高频分量的衰减会导致信号完整性 的损失，为了在接收端得到感兴趣带宽范围内幅值一致的信号，在发送端通常会在信号发送 之前对信号做预加重处理，预先提升信号的高频分量，以补偿信号在传输过程中高频分量的 衰减。

有预加重功能的驱动电路包括主抽头(main tap)10，预加重抽头(pre-emphasis tap)20 和延时模块30。图2给出了一个典型的预加重电路结构。

主抽头10采用LVDS电路结构，它的作用是将CMOS差分信号INP、INN转换为LVDS差 分信号OUTP、OUTN：当INP为高电平、INN为低电平时，PMOS管M3和NMOS管M4导通， PMOS管M2和NMOS管M5关断，输出LVDS差分电压OUTP-OUTN为负；当INP为低电平、 INN为高电平时，PMOS管M3和NMOS管M4关断，PMOS管M2和NMOS管M5导通，输 出LVDS差分电压OUTP-OUTN为正。

预加重抽头的电路采用和主抽头相同的电路结构，唯一的区别是电流源电流值的大小和 各个开关管的尺寸会有不同。预加重抽头的输入为CMOS差分信号INP_1和INN_1。INP_1和 INN_1是由INP和INN经过延时模块延时一个单位时间间隔(UI，unit interval)得到的。预加 重抽头根据CMOS差分输入信号INP_1和INN_1给驱动电路的输出节点注入不同方向的电流。 由于预加重抽头的输出和主抽头的输出是反向相连，所以当INP_1为高电平、INN_1为低电 平时，预加重抽头向驱动电路输出节点注入OUTP到OUTN方向的电流，而当INP_1为低电 平、INN_1为高电平时，预加重抽头向驱动电路输出节点注入OUTN到OUTP方向的电流。

预加重抽头、主抽头和驱动电路输出电流的波形如图3所示。在驱动电路输出电平转换 后紧接着的一个单位时间间隔内，输出电平会有一个过冲，这样就增加了输出信号的高频分 量，从而起到了预加重的效果。

然而，传统预加重结构有浪费功耗的缺陷：在输出信号进行电平转换后的一个单位时间 间隔内，预加重抽头的输出电流就和主抽头的电流流向同一方向，从而使得输出信号产生一 个过冲；在其它时间间隔内，预加重抽头的输出电流和主抽头的电流流向相反的方向，驱动 电路输出电流为主抽头的输出电流减去预加重抽头的输出电流，存在电流抵消，预加重抽头 始终都有电流流过并处于工作状态，造成了功耗的浪费。

发明内容

本发明所要解决的问题是预加重抽头一直有电流通过处于工作状态从而造成功耗浪费的 问题。

为了解决上述技术问题，本发明所采用的技术方案是提供一种节省功耗的预加重LVDS 驱动电路，包括主抽头10、预加重抽头20和延时模块30，所述主抽头将CMOS差分信号INP、 INN转换为LVDS差分信号OUTP、OUTN；所述预加重抽头则根据INP、INN和由INP、INN 延迟一个单位时间间隔后得到的CMOS差分信号INP_1、INN_1产生相应的电流信号叠加到 相应的所述LVDS差分信号OUTP、OUTN上输出，从而产生电压过冲，实现预加重。

在上述方案中，所述预加重抽头20包括第一、第二PMOS可开关电流源21、22，第一、 第二NMOS可开关电流源23、24，所述第一、第二PMOS可开关电流源21、22和第一、第 二NMOS可开关电流源23、24由输入信号INP、INN控制打开和关断，所述第一、第二组 CMOS开关25、26由输入信号INP_1、INN_1控制，所述可开关电流源的电流根据相应的所 述开关状态叠加到所述输出信号OUTP、OUTN上。

在上述方案中，所述第一PMOS可开关电流源21包括电容C1、PMOS管M7和M16、 NMOS管M15，NMOS管M15和PMOS管M16的源极接偏置电压BIAS_UP，NMOS管M15 和PMOS管M16的漏极接PMOS管M7的栅极，PMOS管M7的源极接电源VDD，电容C1 的一端接PMOS管M7的栅极，电容C1的另一端接PMOS管M16的栅极；所述第二PMOS 可开关电流源22包括电容C2、PMOS管M8和M18、NMOS管M17，NMOS管M17和PMOS 管M18的源极接偏置电压BIAS_UP，NMOS管M17和PMOS管M18的漏极接PMOS管M8 的栅极，PMOS管M8的源极接电源VDD，电容C2的一端接PMOS管M8的栅极，电容C2 的另一端接PMOS管M18的栅极；所述第一NMOS可开关电流源23包括电容C3、NMOS 管M13和M19、PMOS管M20，NMOS管M19和PMOS管M20的源极接偏置电压 BIAS_DOWN，NMOS管M19和PMOS管M20的漏极接NMOS管M13的栅极，NMOS管 M13的源极接地，电容C3的一端接NMOS管M13的栅极，电容C3的另一端接NMOS管 M19的栅极；所述第二NMOS可开关电流源24包括电容C4、NMOS管M14和M21、PMOS 管M22，NMOS管M21和PMOS管M22的源极接偏置电压BIAS_DOWN，NMOS管M21和 PMOS管M22的漏极接NMOS管M14的栅极，NMOS管M14的源极接地，电容C3的一端 接NMOS管M14的栅极，电容C3的另一端接NMOS管M21的栅极；PMOS管M9和NMOS 管M11的栅极接输入信号INP_1，PMOS管M9的源极接PMOS管M7的漏极，NMOS管M11 的源极接NMOS管M13的漏极，PMOS管M9和NMOS管M11的源极接输出信号OUTN； PMOS管M10和NMOS管M12的栅极接输入信号INN_1，PMOS管M10的源极接PMOS管 M8的漏极，NMOS管M12的源极接NMOS管M14的漏极，PMOS管M10和NMOS管M12 的源极接输出信号OUTP。

在上述方案中，所述主抽头10包括三个PMOS管M1、M2、M3和三个NMOS管M4、 M5、M6；PMOS管M1的栅极接偏置电压BIAS_UP，源极接电源VDD；PMOS管M2、M3 的栅极分别接输入CMOS差分信号INP、INN，PMOS管M2、M3的源极互联并与PMOS管 M1的漏极相连；NMOS管M6的栅极接偏置电压BIAS_DOWN，源极接地；NMOS管M4、 M5的栅极分别接输入CMOS差分信号INP、INN，NMOS管M4、M5的源极互联并与NMOS 管M6的漏极相连。

本发明，由两对差分控制信号INP、INN和INP_1、INN_1控制预加重抽头，使预加重 抽头可以检测INP、INN的高速跳变沿，并使得预加重抽头只在跳变后的一个单位时间间隔 内有电流通过并处于工作状态，而在其它时间没有电流通过处于不工作状态，从而降低驱动 电路的功耗。

附图说明

图1为预加重结构框图和原理示意图；

图2为一个传统预加重结构具体实施例电路图；

图3为传统预加重各模块的输出电流波形示意图；

图4为本发明一个具体实施例电路图；

图5为本发明各模块的输出电流波形示意图；

图6为本发明节省的功耗随预加重幅度变化的曲线图；

图7为本发明用于PAM4驱动电路的一个具体实施例电路图。

具体实施方式

本发明提供了一种节省功耗的预加重LVDS驱动电路，对输入信号进行预加重的同时， 可以实现信号从CMOS电平到LVDS电平的转换，同时预加重抽头只在输出差分信号OUTP、 OUTN电平转换后紧跟的一个单位时间间隔内有电流通过并处于工作状态，从而可以降低预 加重的功耗。下面结合附图对本发明做出详细的说明。

如图1所示，本发明中的节省功耗的预加重LVDS驱动电路包括主抽头10、预加重抽头 20和延时模块30。我们主要介绍不归零码调制的情况。

主抽头10完成信号从CMOS电平到LVDS电平的转换；预加重抽头20根据输入CMOS 差分信号INP、INN和由INP、INN延迟一个单位时间间隔后得到的CMOS差分信号INP_1、 INN_1的控制在输出LVDS差分信号OUTP、OUTN上叠加过冲信号；延时模块将输入CMOS 差分信号INP、INN延时一个单位时间间隔。通过上述三个模块实现了预加重，减少了预加 重抽头有电流通过处于工作状态的时间，并完成了信号从CMOS电平到LVDS电平的转换。

图4是本发明主抽头10和预加重抽头20的一个具体实施例电路图。预加重抽头20采用 了一种改进的LVDS驱动电路结构。每一个传统LVDS驱动单元中的电流源被两个可开关电 流源代替。预加重抽头包括第一、第二PMOS可开关电流源21、22和第一、第二NMOS可 开关电流源23、24。当INP为高电平(INN为低电平)、INP_1为低电平(INN_1为高电平) 时，预加重抽头向驱动电路的输出节点注入方向为OUTN到OUTP的电流；当INP为低电平 (INN为高电平)、INP_1为高电平(INN_1为低电平)时，预加重抽头20向驱动电路的输 出节点注入方向为OUTP到OUTN的电流。由于输入CMOS差分信号INP_1、INN_1是输入 CMOS差分信号INP、INN延时一个单位时间间隔得到的，所以只有在驱动电路输出电压电 平转换后一个单位时间间隔内预加重抽头20才向驱动电路的输出节点注入电流，在其它单位 时间间隔内电流不流过预加重抽头20，预加重抽头20处于关断状态。图5是本发明各模块 的电流输出波形示意图，可以看出只有在驱动电路输出信号进行电平转换后紧跟的一个单位 时间间隔内，本发明中的预加重抽头20才会向驱动电路的输出节点注入电压，在其它时间内 电流不流过预加重抽头20.但是得到的驱动电路的输出电流的波形是和传统预加重一样的。

下面以第一PMOS可开关电流源21为例说明PMOS可开关电流源的原理。可开关电流 源被一个上拉/下拉网络控制。当INP从低电平变为高电平时，由PMOS管M15和NMOS管M16 组成的传输门导通，PMOS管M7的栅极电压变为偏置电压BIAS_UP，第一PMOS可开关电流源打 开。当INN从低电平变为高电平时，传输门的电阻变得非常高，C1的注入电流主要被PMOS 管M7栅极的寄生电容C_P吸收，将PMOS管M7关断。PMOS管M7的栅极电压的变化ΔV_gate可以 用式(1)来表示，

${\mathrm{\Delta V}}_{\mathrm{gate}}=\frac{C1}{C1+C_p}·V_{\mathrm{DD}}---\left(1\right)$

在式(1)中C_P是PMOS管M7的栅极寄生电容，V_DD是供电电压，ΔV_gate＝V_OFF-V_ON。 在实际的电路设计中，C1选择一个略小于计算值的电容值，这样可以加快电路的速度，并且 降低电路的动态功耗。

NMOS可开关电流源的原理可以做类似分析。

上拉/下拉网络不限于所给出实施例中的实现方式，采用其它上拉/下拉网络实现的与所 给出实例相近的电路，落入本专利的保护范围之内。

设驱动电路输出电流的固定幅值为F，为了在输出信号电平转换后的一个单位时间间隔 内实现一个F+a的电流过冲，传统预加重要求主抽头的输出电流幅值为F+0.5a，预加重抽头 的输出电流幅值为0.5a。对于本发明中驱动电路，主抽头10的输出电流幅值为F，预加重抽 头20的输出电流幅值为a。当传输数据的转换密度(transmission density)为0.5的时候， 本发明的驱动电路节省功耗的百分比P_save可以用式(2)来表示，

$P_{\mathrm{save}}=\underset{i}{\overset{i\to \infty }{\Sigma }}P\left(i\right)·\frac{a}{F+a}=\frac{1}{2}\frac{a}{F+a}---\left(2\right)$

在式(2)中，P(i)是在一个单位时间间隔内驱动电路输出信号电平转换的概率。图6为本发 明节省的功耗随预加重幅度变化的曲线图。由图6可见，预加重的幅值越大，本发明中的节 省功耗的预加重LVDS驱动电路节省越多的功耗。

本发明可以用于多级脉冲幅值调制发射机的预加重，如四级脉冲幅值调制发射机的预加 重。四级脉冲幅值调制用四个电平来传送一个码元，一个码元包含两个比特的数据。使用四 级脉冲幅值调制可以减小信号的带宽。PAM4驱动电路的预加重即在发送端对四个电平进行 相应的预加重，降低码间干扰，提高信号质量。

图7为本发明用于PAM4驱动电路的一个具体实施例电路图。

PAM4驱动电路主抽头的输入信号为AP、AN、BP、BN、CP和CN。这6个比特的输入 信号由2比特并行输入编码得来，所以这6个比特的输入信号包含了2个比特并行输入的信 息，即PAM4驱动电路每一输出码元包含了两个比特的信息。

主抽头10由两个LVDS驱动单元构成，M7、M12的电流幅值是M1、M6电流幅值的2 倍。传统的电流型PAM4驱动电路通过电流叠加来得到±RI电平，即输出二倍电流的驱动单 元始终处于工作状态。这样的实施方式造成了不必要的功耗浪费。在本专利的实施例中，当±RI 电平传送时，BN和CN可同时为高电平，关断PMOS管M8和M9，这样PMOS电流源M7 就处于关断状态。类似的，BP和CP可同时为低电平，关断NMOS管M10和M11，NMOS 电流源M12处于关断状态。即当传送±RI电平时，只用一倍电流的驱动单元处于工作状态。 这种实施方式将主抽头的功耗降低了1/3。其它实现PAM4驱动电路主抽头的电路结构也落入 本专利的保护范围之内。

预加重抽头20由两个上述改进的LVDS驱动单元构成，M29、M30、M35、M36的电流 幅值为M13、M14、M19、M20电流幅值的2倍。预加重抽头20的输入(AP_1，AN_1，BP_1， BN_1，CP_1和CN_1)是主抽头10输入(AP，AN，BP，BN，CP和CN)经延时模块30延时一 个单位时间间隔得到。预加重的原理同前述NRZ驱电路的预加重原理类似，在这里不做详细 描述。

本发明不局限上述实施方式，任何人应该得知在本发明的启示下做出的结构变化，凡是 与本发明具有相同或相近的技术方案，均落入本发明的保护范围之内。