具有穿通势垒和泄漏保护区的FIN-FET晶体管

摘要

本发明公开了一种形成场效应晶体管的方法和一种场效应晶体管器件，所述方法包括：在衬底中形成具有第一导电类型的穿通区；在衬底上形成具有第一导电类型的外延层；对外延层图案化以形成从衬底突出的鳍部；在鳍部上形成伪栅极和栅极侧壁隔垫物，从而在伪栅极的相对的侧部上限定鳍部的初始源极区和初始漏极区；去除鳍部的初始源极区和漏极区；将第二导电类型的掺杂剂原子注入衬底和穿通区的暴露部分中；以及在伪栅极和栅极侧壁隔垫物的相对的侧部上形成具有第二导电类型的源极区和漏极区。

说明书

技术领域

本发明涉及场效应晶体管及其制造方法。具体地说，本发明涉 及鳍型场效应晶体管（FinFET）器件以及制造FinFET器件的方法。

背景技术

为了提供具有较大操作速度和集成度增加的半导体器件，已经 逐渐地减小了MOS场效应晶体管（MOSFET）的沟道长度。然而，在平 面型MOSFET中，这会导致短沟道效应，该短沟道效应会降低器件的 沟道驱动能力。为了控制平面型MOSFET的阈值电压，增大沟道中的 杂质浓度是理想的。然而，这会降低沟道中的载流子的移动性，从而 会减小器件的导通状态电流。因此，在平面型MOSFET中，在保持更 快的操作速度和增加的集成度的同时抑制短沟道效应会是困难的。

鳍型场效应晶体管（FinFET）器件具有能够减小短沟道效应的 结构。FinFET器件包括具有三维鳍形状的有源区，有源区包括位于 沟道区的相对侧部上的源极区和漏极区。沟道区由栅电极包围。因此， 三维沟道可沿着鳍部的表面形成。因为沟道形成在鳍部的上表面和侧 壁上，所以与常规平面型MOSFET相比，FinFET器件在相对小的水平 区域中可具有较大的有效沟道宽度。因此，与相似尺寸的常规平面型 MOSFET器件相比，FinFET半导体器件可具有相对小的尺寸和更快的 操作速度。

不理想的是，与平面型MOSFET的栅致漏极泄漏（GIDL）电流相 比，FinFET器件会经受更高的GIDL电流。为了减小GIDL电流，理 想的是使得源极区/漏极区与栅电极之间的重叠区域最小化或使其减 小。然而，用于形成源极区/漏极区的工艺会包括掺入杂质和通过热 处理激活杂质。热处理会导致杂质的水平和/或竖直扩散，这会增大 高度掺杂的源极区/漏极区与栅电极之间的重叠区域。结果，可能不 能显著减小GIDL电流。

发明内容

根据一些实施例的一种形成场效应晶体管的方法包括步骤：提 供衬底；在所述衬底中形成穿通区，所述穿通区具有第一导电类型； 在所述衬底上形成外延层，所述外延层具有第一导电类型；对所述外 延层图案化以形成从所述衬底突出的鳍部；在所述鳍部上形成伪栅极 和栅极侧壁隔垫物，所述伪栅极和所述栅极侧壁隔垫物在所述伪栅极 和所述栅极侧壁隔垫物的相对的侧部上限定了所述鳍部的初始源极 区和初始漏极区；去除所述鳍部的初始源极区和初始漏极区，以形成 源极凹陷区/漏极凹陷区；将第二导电类型的掺杂剂原子注入所述衬 底和所述穿通区的暴露部分中，所述第二导电类型与所述第一导电类 型相反；以及在所述伪栅极和所述栅极侧壁隔垫物的相对的侧部上形 成源极区和漏极区，所述源极区和漏极区具有第二导电类型。

注入所述第二导电类型的掺杂剂的步骤可包括：利用基本零度 注入来注入所述第二导电类型的掺杂剂，以在所述源极凹陷区/漏极 凹陷区的底部附近形成泄漏保护区，而沿着所述源极凹陷区/漏极凹 陷区之间的沟道区的侧部或靠近所述沟道区的顶部基本上不形成所 述泄漏保护区。

在所述衬底上形成所述外延层之前，形成所述穿通区的步骤可 包括：在所述衬底上形成牺牲层；将第一导电类型的掺杂剂原子通过 所述牺牲层注入所述衬底中；以及去除所述牺牲层。

所述方法还可包括：将填隙俘获原子注入所述衬底中，以形成 填隙俘获区。所述填隙俘获区可与所述穿通区重叠。所述填隙俘获原 子可包括碳。

所述方法还可包括：在注入所述第一导电类型的掺杂剂原子之 后，将所述衬底和所述牺牲层退火。

所述方法还可包括：在注入所述第二导电类型的掺杂剂原子之 后，将包括所述鳍部的衬底退火。

可利用被选为形成所述穿通区以与所述衬底和所述牺牲层之间 的界面重叠的注入能量来执行注入所述第一导电类型的掺杂剂原子 的步骤。

形成所述源极区和漏极区的步骤可包括：通过在小于约800℃的 温度下进行外延再生长来形成原位掺杂区。

去除所述初始源极区和初始漏极区的步骤可包括：蚀刻所述初 始源极区和初始漏极区，以使得所述鳍部在所述衬底与所述鳍部之间 的交叉部分处具有带倾斜侧壁的凹入轮廓。

所述鳍部可沿着第一方向延伸，并且所述伪栅极和所述栅极侧 壁隔垫物可沿着与所述第一方向正交的第二方向与所述鳍部交叉。

在注入所述第二导电类型的掺杂剂原子的过程中，所述源极区 和漏极区之间的鳍部的沟道部分可受所述伪栅极和所述栅极侧壁隔 垫物的保护。

所述第二导电类型的掺杂剂原子可形成其掺杂浓度小于所述源 极区和漏极区的掺杂浓度的注入区。

根据一些实施例的一种场效应晶体管器件包括：衬底；鳍部， 其从所述衬底突出并沿着第一方向延伸，所述鳍部包括具有第一导电 类型的沟道区和与所述沟道区相邻并具有与所述第一导电类型相反 的第二导电类型的源极区和漏极区；穿通区，其在所述鳍部中位于所 述鳍部与所述衬底之间的交叉部分，并具有第一导电类型；以及泄漏 保护区，其位于所述源极区和漏极区与所述穿通区之间，所述泄漏保 护区具有第二导电类型，并且其掺杂浓度小于所述源极区和漏极区的 掺杂浓度。

所述泄漏保护区可延伸至所述鳍部中。

所述鳍部可在所述穿通区上方包括所述沟道区，并且所述穿通 区的掺杂浓度比所述沟道区的掺杂浓度更高。

所述场效应晶体管还可包括所述衬底中的填隙俘获区。所述填 隙俘获区可与所述穿通区至少部分重叠。

一种形成根据其它实施例的场效应晶体管的方法，包括步骤： 提供衬底；在所述衬底上形成牺牲层；将第一导电类型的掺杂剂原子 通过所述牺牲层注入所述衬底中，以在所述衬底中形成穿通区；去除 所述牺牲层；形成从所述衬底突出的沟道区；将第二导电类型的掺杂 剂原子注入所述衬底和所述穿通区的暴露部分中，所述第二导电类型 与所述第一导电类型相反；以及在伪栅极和栅极侧壁隔垫物的相对的 侧部上形成源极区和漏极区，所述源极区和漏极区具有第二导电类 型。

形成所述沟道区的步骤可包括：在所述衬底上形成外延层，所 述外延层具有第一导电类型；对所述外延层进行图案化以形成从所述 衬底突出的初始鳍部；在所述初始鳍部上形成伪栅极和栅极侧壁隔垫 物，所述伪栅极和所述栅极侧壁隔垫物在所述伪栅极和所述栅极侧壁 隔垫物的相对的侧部上限定了所述初始鳍部的初始源极区和初始漏 极区；以及去除所述初始鳍部的初始源极区和初始漏极区。

附图说明

包括附图以提供对本发明的进一步理解，并且附图被并入并构 成本申请的一部分。在附图中：

图1A是FinFET结构的等距视图；

图1B是沿线A-A'截取的FinFET结构的剖视图；

图2A和图2B是示出形成FinFET结构的常规方法的剖视图；

图3A至图3G是示出根据一些实施例的形成FinFET结构的方法 的剖视图；

图4是示出根据一些实施例的形成FinFET结构的操作的流程 图；

图5A至图5D是示出根据其它实施例的形成FinFET结构的方法 的剖视图。

具体实施方式

现在将参照附图在下文中更加彻底地描述本发明构思的实施 例。然而，本发明构思可按照许多不同形式实现，并且不应被理解为 限于本文提出的实施例。相反，提供这些实施例是为了使得本发明将 是彻底和完整的，并且将完全地将本发明构思的范围传递给本领域技 术人员。相同的标号始终指代相同的元件。

应该理解的是，虽然本文可使用术语第一、第二等来描述不同 的元件，但是这些元件不应被这些术语所限定。这些术语仅用于将一 个元件与另一个元件区分开。例如，在不脱离本发明构思的范围的情 况下，第一元件可被称为第二元件，并且相似地，第二元件可被称为 第一元件。如本文所用，术语“和/或”包括相关所列项目中的一个 或更多的任何和所有组合。

本发明构思的实施例提供了用于形成半导体器件的方法和所得 到的结构。下面在将具有单个或多个鳍部的FinFET晶体管形成在大 块硅衬底上的语境中讨论这些实施例。

图1A是示出FinFET结构的透视图，并且图1B是沿图1A中的 线A-A'截取的剖视图。参照图1A和图1B，有源鳍部102可形成在半 导体衬底100上。半导体衬底100可包括单晶衬底。在具体实施例中， 半导体衬底100可包括单晶硅衬底。有源鳍部102可具有沿着第一方 向（X方向）延伸并沿着与第一方向正交的第二方向（Y方向）在衬 底100上突出的形状。在一些实施例中，有源鳍部102可包括单晶硅。

例如，可利用光刻技术对衬底100进行图案化和蚀刻来形成有 源鳍部102。通常，将光致抗蚀材料层沉积在衬底100上。根据期望 的图案（在这种情况下为有源鳍部102的图案）将光致抗蚀材料层曝 光并显影以去除一部分光致抗蚀材料。剩余的光致抗蚀材料保护下层 材料免受后续处理步骤（诸如蚀刻）的影响。应该注意的是，在蚀刻 工艺中还可使用诸如氧化物或氮化硅掩模之类的其它掩模。

在有源鳍部102的两侧上可设置隔离层图案101。有源鳍部102 的上表面可以比隔离层图案101的上表面更高。因此，有源鳍部102 可从隔离层图案101的上表面突出。在一些实施例中，有源鳍部102 从隔离层图案101突出的高度可为有源鳍部102的上表面宽度（例如， 有源鳍部102中的鳍部主体的宽度）的两倍至十倍。可替换地，如图 所示，有源鳍部102从绝缘层图案101突出的高度可基本等于有源鳍 部102的上表面宽度。

可在有源鳍部102的表面上形成栅极绝缘层图案104。在一些实 施例中，栅极绝缘层图案104可由包括高k介电材料的材料（诸如 HfO₂、HfSiO₂、ZnO、ZrO₂、Ta₂O₅、Al₂O₃等）形成，并且通过诸如原子 层沉积（ALD）等工艺形成。

可在栅极绝缘层图案104上形成栅电极图案108。栅电极图案 108可沿着与第一和第二方向正交的第三方向与有源鳍部102交叉。

栅电极图案108可包括适用于n型晶体管或p型晶体管的栅电 极的材料。例如，栅电极图案108可包括含有钛、氮化钛、钽和/或 氮化钽的导电材料并具有约4.0eV至约5.2eV的功函数。在示例实 施例中，栅电极图案108可包括导电材料并具有中间值可为约4.6eV 的中间禁带功函数。在另一示例实施例中，栅电极图案108的功函数 对于n型晶体管可为约4.0eV，对于p型晶体管可为5.2eV。

可在栅电极图案108的两侧上的有源鳍部102的表面下方的半 导体衬底100的表面中形成源极/漏极扩展区110。在一些实施例中， 源极/漏极扩展区110的端部可以与栅电极图案108的两端部分重叠。

隔垫物112可形成在栅电极图案108的侧壁上。在一些实施例 中，隔垫物112可包括氮化硅。可在隔垫物112的两侧的有源鳍部 102下方的半导体衬底100的表面中形成源极区/漏极区114。源极区 /漏极区114的杂质浓度可高于源极/漏极扩展区110的杂质浓度。

可在鳍部102的侧壁上形成隔垫物116，其同样可以包括氮化 硅。

本发明构思的一些实施例提供了这样的FinFET器件，其具有每 印痕宽度（foot-print width）高导通状态电流（Ion）（以μA/μm 测量），但具有低栅致漏极泄漏（GIDL）和/或低穿通泄漏电流（即 低截止状态反向泄漏电流Ioff，以nA/μm测量）。此外，本发明构 思的一些实施例提供了形成在晶体半导体衬底上的短栅极长度 FinFET器件，其中沟道鳍部（导通状态电流Ion流过所述沟道鳍部） 位于晶体半导体衬底100上方并接触晶体半导体衬底100。

一种形成具有低Ioff的短栅极长度的小尺寸FinFET器件的方 法是，在鳍部下方形成注入的穿通区。在图2A至图2B中示出了这种 方法。如图所示在衬底100上形成，初始鳍部层102a。穿通（PT） 区120注入初始鳍部层102a下方的衬底100中。PT区120可包括导 电类型与器件的沟道区的导电类型相同的掺入杂质。例如，针对具有 p型沟道区的NMOS器件，PT区120可包括p型杂质，诸如硼。针对 具有n型沟道区的PMOS器件，PT区120可包括n型杂质，诸如砷或 磷。

PT区120可向上延伸至初始鳍部层102a中。可在对初始鳍部层 102a进行图案化以形成鳍部102之前或之后执行注入以形成PT区 120，并且所述注入可为局部注入。

参照图2B，在鳍部102上方形成伪栅极128和栅极隔垫物112。 鳍部102可凹陷以限定沟道区124，并且可在邻近沟道区124处再生 长高度掺杂的源极区/漏极区130。

PT区120可降低器件中的穿通泄漏。然而，因为PT区120可向 上延伸至沟道区124中，所以阈值电压VT在鳍部102的底部附近会 不期望地增大。靠近高度掺杂的PT区120的高度掺杂的源极区/漏极 区130的邻近部分会导致不期望的高水平的GIDL。

图3A至图3G中示出了根据一些实施例的FinFET器件。参照图 3A，提供衬底100。半导体衬底100可包括单晶衬底。在具体实施例 中，半导体衬底100可包括单晶硅衬底。

在衬底100上形成例如氧化硅、氧氮化硅等的牺牲层150。初始 穿通区154a通过牺牲层150注入衬底100中。形成初始穿通区154a 的杂质原子可注入至靠近衬底100的表面的深度。然而，一些杂质原 子可停留在牺牲层150中。初始PT区154a可包括导电类型与器件的 沟道区的导电类型相同的掺入杂质。例如，针对具有p型沟道区的 NMOS器件，初始PT区154a可包括p型杂质，诸如硼。针对具有n 型沟道区的PMOS器件，初始PT区154a可包括n型杂质，诸如砷或 磷。

在一些实施例中，初始PT区154a可与可作为填隙俘获杂质的 其它杂质共注入。例如，初始PT区154a可与碳杂质共注入。填隙俘 获杂质可减小注入的掺杂剂原子在半导体材料中的扩散，从而减小在 后续处理步骤中可扩散至鳍部中的PT注入杂质的量。

在常规方法中，PT注入是一种基本靠近作为沟道鳍部的区的底 部的较高能量注入，与常规方法不同，通过牺牲层150执行的PT注 入，初始PT区154a可布置为基本靠近衬底100的表面。而且，在本 实施例中，可在沉积沟道鳍部材料之前形成初始PT区154a。

在一些实施例中，如图3A所示，可通过在初始PT注入区154a 以下的离子注入来在衬底100中形成分离的初始填隙俘获区152a。 可通过诸如碳原子的掺杂剂原子（在硅中形成填隙俘获中心）的注入 形成初始填隙俘获区152a。初始填隙俘获区152a可以与初始PT区 154a重叠或不与之重叠。

参照图3B，注入区152a、154a可受到诸如快速热退火的热处理， 这可使得注入的物质向外扩散。初始PT区154a可基本扩散至衬底 100中和/或朝着牺牲层150扩散（并轻微地扩散至牺牲层150中）， 以形成PT区154。相似地，初始填隙俘获区152a中的掺杂剂原子可 扩散至衬底中，以形成填隙俘获区152。填隙俘获区152可与PT区 154的部分或全部重叠。热处理还可消除注入损坏，以形成掺杂的全 晶体块状衬底。

参照图3C，随后从衬底100上去除牺牲层150。由此，PT区154 具有平坦的上表面，并且可基本不延伸至上层沟道鳍部区中，这是因 为在形成PT区154之前不存在沟道鳍部材料。

参照图3D，在低温（例如，小于约800℃）下在衬底100上外 延沉积鳍部材料162a，以减小PT区154进入上层沟道鳍部区中的向 上扩散或使其最小化。例如，可利用超高真空化学气相沉积（UHVCVD） 沉积工艺执行外延再生长。

虽然可能存在PT区154的一些向上扩散，但是与常规方法相比， 可减小PT区154对鳍部区的向上程度。随后，蚀刻鳍部区162a以形 成鳍部162。

参照图3E，在鳍部162上形成伪栅极128，并且沿着伪栅极128 形成栅极侧壁隔垫物112。例如，可利用未掺杂的多晶硅形成伪栅极 128。随后利用诸如反应离子蚀刻工艺之类的蚀刻工艺使鳍部162凹 陷，从而得到具有圆形（凹入）形状的源极凹陷/漏极凹陷164。源 极凹陷/漏极凹陷164的凹入形状可在靠近鳍部162的顶部处根据需 要将伪栅极128底切。根据一些实施例，圆形凹陷形状可部分蚀刻穿 过PT区154。也就是说，当所述凹陷部分地蚀刻穿过PT区154时， 在衬底100和鳍部162的界面附近，凹陷形状可基本不竖直。

参照图3F，执行凹陷后注入。在凹陷后注入中，将导电类型与 在PT掺杂工艺中使用的掺杂剂原子的导电类型相反的掺杂剂原子 170注入所述结构中，以形成与凹陷区164相邻并基本靠近衬底100 与鳍部162的界面的泄漏保护区172。基本在靠近衬底100与鳍部162 的界面的衬底100的未保护部分（即，未被伪栅极128或栅极侧壁隔 垫物112覆盖的部分）中执行凹陷后注入，而不在对应于晶体管沟道 的鳍部162的受保护的顶部中进行注入，这是因为鳍部162的顶部受 到伪栅极128和栅极侧壁隔垫物112的保护以防注入。注入区172 在鳍部162中形成扩展区，其可减小器件的寄生电阻。注入区172 还在衬底100中形成梯度掺杂剂区。可利用基本零度注入执行凹陷后 注入，以在靠近源极凹陷/漏极凹陷164的底部处形成泄漏保护区 172，而在沿着源极凹陷/漏极凹陷164之间的沟道区的侧部或靠近沟 道区顶部处基本上不形成泄漏保护区172。

可利用低能量注入工艺（例如，约1至5keV）以约5E12cm^-2至5E14cm^-2的剂量注入掺杂剂原子170，以形成净掺杂浓度为约1E17 cm^-3至1E19cm^-3的泄漏保护区172。

可在形成注入区172之后执行热处理（退火）以去除注入损坏。

由于圆形凹陷形状和凹陷后注入的组合，沿着器件邻近PT掺杂 区154的源极/漏极区的所有边缘形成具有梯度掺杂轮廓的注入区 172，而不将额外掺杂剂原子注入到靠近鳍部162的顶部的沟道鳍部 区中。

参照图3G，用外延原位高度掺杂的半导体材料填充凹陷区164 以形成源极区/漏极区180。源极区/漏极区180的掺杂浓度可比注入 区172的掺杂浓度大得多。例如，源极区/漏极区180可具有约1E20 cm^-3的净掺杂浓度。

在外延S/D再填充工艺中，PT区154中的掺杂剂原子和泄漏保 护区172中的掺杂剂原子可轻微地扩散至鳍部162中。然而，由于高 度掺杂的PT区154基本形成在鳍部162中的沟道区的底部下方，因 此可将块状PT泄漏保持在低水平。由于梯度低掺杂区172在外延源 极/漏极区180下方，因此GIDL泄漏也可保持在低水平。由于通过泄 漏保护区172而形成的扩展区可以稍微降低器件的寄生电阻，泄漏保 护区172将圆形源极区/漏极区180连接至鳍部162的沟道区。

用于形成FinFET的其余工艺步骤（包括形成取代金属栅极、源 极漏极区的沟槽接触和自对准硅化）是常规的，并且不需要在本文中 详细描述。

图4是示出根据一些实施例的形成FinFET结构的操作的流程 图。参照图4和图3A至图3G，所述操作可包括在衬底100上形成牺 牲层150（方框202）。所述操作接下来包括在衬底100中形成穿通 区154（方框204）。具体地说，可通过经牺牲层150注入掺杂剂原 子并将其注入至衬底100中来形成穿通区154，并且将注入的掺杂剂 原子退火。填隙俘获原子可与穿通掺杂剂原子一起共注入衬底100 中。

随后去除牺牲层150（方框206），并且在包括穿通区154的衬 底100上形成外延层162a（方框208）。

将外延层162a图案化以形成从衬底100突出的鳍部结构，并且 在鳍部162上形成伪栅极128和栅极侧壁隔垫物112（方框210）。 随后例如通过反应离子蚀刻工艺在鳍部162中形成源极凹陷/漏极凹 陷164（方框212）。

接下来，将具有与穿通注入相反的导电类型的掺杂剂原子注入 衬底100和穿通区154中（方框214）。最终，在源极/漏极凹陷164 中外延再生长重掺杂的源极区/漏极区180（方框216）。

如上所述，一些实施例包括形成圆形凹陷的源极区/漏极区，然 后凹陷后注入导电类型与穿通区所用的物质相反的物质。凹陷后注入 沿着与基本靠近鳍部底部的PT掺杂区相邻的源极/漏极区的所有侧 部形成梯度区，其可减小GIDL泄漏。而且，凹陷后注入可不影响靠 近鳍部顶部的鳍部掺杂，这是由于凹陷边缘受到上层侧壁隔垫物材料 和伪栅极的保护。因此，可减小GIDL电流而不将额外掺杂剂原子引 入沟道鳍部的顶部（大多数导通状态电流（Ion）会在其中流动）中。

该方法可适用任何类型的沟道材料。而且，应该注意，圆形凹 陷的源极/漏极区（所述凹陷在鳍部顶部受到侧壁隔垫物材料的保护） 与凹陷后注入（用于形成与靠近鳍部底部的PT掺杂区相邻的梯度区） 的这种组合可使得能够在鳍部下方形成高度掺杂的PT区，以抑制块 状穿通泄漏，而不会导致高GIDL泄漏。一些实施例还可使得鳍部材 料位于晶体衬底上方并接触晶体衬底，以允许在沟道鳍部中设计应 变。

根据一些实施例，可在形成沟道鳍部材料之前执行PT掺杂和退 火操作。而且，可选择沟道鳍部材料的外延沉积的具体厚度、PT掺 杂区的后形成，以形成使得PT掺杂进入有源沟道鳍部的向上扩散降 低的沟道鳍部高度。

本发明构思可能够形成具有低泄漏电流和高导通电流的小尺寸 块状FinFET器件。即使FinFET器件按比例定制为与要求在沟道鳍部 下方的高PT掺杂的短栅极长度，一些实施例也可适于形成直接接触 晶体衬底的高应变沟道鳍部材料，从而得到低GIDL电流和/或低穿通 电流，以防止鳍部下方的块状穿通。

一些实施例还可能够形成具有低泄漏电流和高导通电流的 FinFET器件，其不需要本来可减小沟道应变的复杂的介电隔离集成 方案，从而将Ion从其与最大沟道应变相关的最大期望值减小。

通过在沟道鳍部的外延沉积之前形成PT区（具有或不具有用于 减小扩散的共注入物质），可减轻PT掺杂物质进入有源沟道鳍部中 的向上扩散。根据需要，通过在PT掺杂步骤之后裁制沟道鳍部材料 的外延沉积的厚度，可进一步减小PT掺杂物质的向上扩散，从而能 够沿着有源沟道鳍部的较大深度形成较低的阈值电压（VT）。所期望 的是，通过向上扩散所导致的任何高阈值电压区将不实质性影响器件 总的阈值电压变化，这是由于鳍部的顶部将传导大部分的导通状态电 流，从而减小由于在鳍部底部的较高掺杂可导致的任何阈值电压波 动。

在一些实施例中，晶体衬底的晶格常数可与上层沟道鳍部材料 的晶格常数不同。晶格常数的不同可在上层沟道鳍部材料中导致高沟 道应变，这可增加沟道中的移动性。

例如，在一些实施例中，可执行Ge缩合工艺（condensation  process）来形成具有高锗含量的沟道鳍部，以增大鳍部中的应变， 从而增加移动性。形成在鳍部下方以抑制块状穿通泄漏而不导致高 GIDL泄漏的高度掺杂的PT区还可使得沟道鳍部材料在晶体衬底上方 并接触晶体衬底，以在沟道鳍部中设计最大应变。

图5A至图5D是示出了根据其它实施例的其中形成了应变的沟 道鳍部的FinFET结构的形成方法的剖视图。

参照图5A，在衬底100中形成PT区154并去除牺牲层150之后 （见图3B），通过低温外延沉积来在衬底100上形成初始鳍部层262a。 随后执行Ge缩合工艺以增大锗在初始鳍部层262a中的百分比。可如 美国申请No.13/801,367中描述的那样执行Ge缩合工艺，该美国申 请于2013年3月16日提交，标题为“METHODS OF FABRICATING  INTEGRATED CIRCUIT DEVICE WITH FIN TRANSISTORS HAVING  DIFFERENT THRESHOLD VOLTAGES”，该申请的公开内容以引用方式并 入本文。作为Ge缩合工艺的一部分，所述结构可在足够高的温度下 受到热处理，以使得在PT区154中的掺杂剂原子的一些扩散能够扩 散至初始鳍部层262a中，从而在初始鳍部层262a中形成扩散掺杂区 154d。可调整初始鳍部层262a的厚度来应对PT掺杂剂原子的扩散。 初始鳍部层262a可被图案化以在衬底100上形成鳍部262。

参照图5B，在鳍部262上形成伪栅极128，并且沿着伪栅极128 形成栅极侧壁隔垫物112。例如，可利用未掺杂的多晶硅形成伪栅极 128。接着，利用诸如反应离子蚀刻工艺之类的蚀刻工艺使鳍部262 凹陷，从而得到具有圆形（凹入）形状的源极凹陷/漏极凹陷164。 源极凹陷/漏极凹陷164的凹入形状可在靠近鳍部262的顶部处根据 需要将伪栅极128底切。根据一些实施例，圆形凹陷形状可部分蚀刻 穿过PT区154。也就是说，当凹陷部分地蚀刻穿过PT区154时，在 靠近衬底100与鳍部262的界面处，凹陷形状可基本不竖直。

参照图5C，执行凹陷后注入。在凹陷后注入中，将导电类型与 用于PT掺杂工艺中的掺杂剂原子的导电类型相反的掺杂剂原子170 注入所述结构中，以形成邻近凹陷区164并且基本靠近衬底100与鳍 部262的界面的泄漏保护区172。基本在靠近衬底100与鳍部262的 界面的衬底100的未保护部分（即，未被伪栅极128或栅极侧壁隔垫 物112覆盖的部分）中执行凹陷后注入，而不在对应于晶体管沟道的 鳍部262的受保护的顶部中进行注入，这是由于鳍部262的顶部受到 伪栅极128和栅极侧壁隔垫物112的保护而免于注入。注入区172 在鳍部262中形成扩展区，其可减小器件的寄生电阻。注入区172 还在衬底100中形成梯度掺杂剂区。

可利用低能量注入工艺（例如，约1至5keV）以约5E12cm^-2至5E14cm^-2的剂量注入掺杂剂原子170，以形成净掺杂浓度为约1E17 cm^-3至1E19cm^-3的泄漏保护区172。

可在形成注入区172之后执行热处理（退火），以消除注入损 坏。

由于圆形凹陷形状和凹陷后注入的组合，沿着邻近PT掺杂区 154的器件的源极/漏极区的所有边缘形成具有梯度掺杂轮廓的注入 区172，而不将额外掺杂剂原子注入靠近鳍部262顶部的沟道鳍部区 中。

参照图5D，用外延原位高度掺杂的半导体材料填充凹陷区164 以形成源极区/漏极区180。源极区/漏极区180的掺杂浓度可比注入 区172的掺杂浓度大得多。例如，源极区/漏极区180可具有约1E20 cm^-3的净掺杂浓度。

因此，所述结构可具有低GIDL（由于泄漏保护区172）和高导 通状态电流（由于沟道中增加的移动性）二者，并且具有降低的寄生 电阻。

本文中使用的术语仅用于描述特定实施例的目的，并且不旨在 限制。如本文所用，除非上下文另外明确指出，否则单数形式“一”、 “一个”和“该”也旨在包括复数形式。还应该理解，当本文中使用 术语“包括”、“包含”、“含有”和/或“具有”时，其指定存在 所列的特征、整体、步骤、操作、元件和/或组件，但不排除存在或 添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它 们的组合。

除非另外限定，否则本文所用的所有术语（包括技术术语和科 学数据）的含义与本发明所述领域技术人员之一通常理解的含义相 同。还应该理解，除非本文中另外明确限定，否则本文中所用的术语 应该被解释为具有与它们在本说明书和相关技术中的含义一致的含 义，并且不应该按照理想化或过于正式的含义解释。

应该理解的是，当诸如层、区或衬底的元件被称作在另一元件 “上”或延伸至另一元件“之上”时，其可直接位于所述另一元件上 或直接延伸至所述另一元件之上，或者也可存在中间元件。相反，当 元件被称为“直接”在另一元件“上”或“直接”延伸至另一元件“之 上”时，则不存在中间元件。还应该理解，当元件被称作“连接”或 “耦接”至另一元件时，其可直接连接或耦接至所述另一元件，或者 可存在中间元件。相反，当元件被称作“直接连接”或“直接耦接” 至另一元件时，则不存在中间元件。

本文可使用诸如“在……之间”、“在……下方”、“在…… 上方”、“上部”、“下部”、“水平”、“横向”、“竖直”、“下 方”、“上方”、“上”等的相对术语来描述如图中所示的一个元件、 层或区与另一元件、层或区的关系。应该理解的是，这些术语旨在涵 盖除图中所示的取向之外的器件的不同取向。

本文参照示意性地示出理想实施例（和中间结构）的剖视图描 述了实施例。为了清楚，可夸大附图中层和区的厚度。另外，例如作 为制造技术和/或公差的结果，相对于示出的形状的变形是可预见的。 因此，本文示出的实施例不应理解为限于本文示出的区的具体形状， 而是包括例如由制造导致的形状上的偏差。例如，图示矩形的注入区 将通常在其边缘具有圆形或弯曲的特征和/或注入浓度的梯度，而非 从注入区至非注入区不连续地变化。同样地，通过注入形成的埋入区 可在埋入区与通过其发生注入的表面之间的区中导致一些注入。因 此，图中所示的区实际上是示意性的，并且它们的形状并不旨在示出 器件的区的实际形状，并且不旨在限制本发明的范围。

参照特征为具有诸如n型或p型（指层和/或区中的大部分载流 子浓度）导电类型的半导体层和/或区描述了一些实施例。因此，n 型材料具有大部分当量浓度的负电荷电子，而p型材料具有大部分当 量浓度的正电荷空穴。

应该理解，流程图方框中所示的功能/动作可不按照操作性示图 中所示的次序执行。例如，根据所涉及的功能性/动作，连续示出的 两个方框可实际上基本同时执行，或者所述方框可有时按照反向次序 执行。虽然一些示图在通信路径上包括箭头，以示出主要通信方向， 但是应该理解，可按照与图示箭头相反的方向发生通信。

已经结合以上描述和附图在本文中公开了许多不同的实施例。 应该理解的是，确切地描述和示出这些实施例的每个组合和子组合是 过度重复和混乱的。因此，可按照任何方式和/或组合来组合所有实 施例，并且应该理解的是，包括附图的本说明书应该构成本文所述的 实施例及其制造和使用方式和工艺的所有组合和子组合的完整的撰 写说明，并且应该支持任何这种组合或子组合的权利要求。

在附图和说明书中，已经公开了典型的实施例，虽然采用了特 定术语，但是它们仅按照一般和说明意义使用，并不是为了限制的目 的，在权利要求中阐述本发明的范围。