一种∑-△分数频率综合器用自动频率校准电路

摘要

本发明公开了一种∑-△分数频率综合器用自动频率校准电路，主要包含一个除2M分频器，一个受控计数器，一个比较器以及一个状态机。所述除2M分频器控制计数器、比较器和状态机的运作；控制着受控计数器的有效计数时长，为比较器和状态机提供采样或工作时钟，以及协调它们之间的时序关系。比较器用于对参考时钟fREF及反馈时钟fDIV进行频率比较。低电平时是粗校准阶段，高电平时是细校准阶段。在粗校准阶段，频率综合器锁相环回路断开，VCO的模拟控制端连接固定电平，在粗校准阶段，result信号为低电平，因而∑-△小数调制器断开，降低了∑-△小数调制器产生的小数分频比部分对反馈时钟fDIV的计数值产生的频率误差，而在细校准阶段，电路正常运作。

说明书

技术领域

本发明涉及一种∑-△(sigma-delta)分数频率综合器用自动频率校准电路，属于集成电 路设计领域。

背景技术

∑-△分数频率综合器是无线收发机射频前端芯片的关键模块，可以为不同标准的无线收 发机提供稳定的、可编程的、低噪声的本地振荡时钟，其性能决定或影响着整个无线收发系 统的性能。由于其输出时钟具有频谱纯度高、工作频率高，相位噪声低、功耗低、易于在片 集成等优点，因此在学术界与产业界被广泛应用。

如图1所示，为一个典型的∑-△分数频率综合器的结构框图，主要包含以下几个组成部 分：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器(VCO，VoltageControlOscillator)、可 编程分频器、除2分频器、∑-△小数调制器以及自动频率校准电路(AFC，Automatic Frequency  Calibration)。

下面简要介绍电荷泵锁相环频率综合器各主要模块的作用：

1)鉴频鉴相器

鉴频鉴相器的一个输入端为参考时钟f_REF，另一个输入端为对输出时钟f_OUT进行分频后 而得到的反馈时钟f_DIV，鉴频鉴相器对参考时钟和反馈时钟进行频率、相位差值的比较，以 输出信号的脉宽反映出频率和相位的比较结果，即产生脉冲控制信号UP、DOWN。

2)电荷泵

根据鉴频鉴相器输出的相位比较结果对电容进行充电或放电，将脉冲控制信号UP、 DOWN转换成电流信号I_cp，以产生与参考时钟和反馈时钟的频率差、相位差相对应的电压。 3)环路滤波器

电荷泵产生的电流信号I_cp对环路滤波器中的电容充放电以产生压控振荡器的控制电压 V_ctrl。

4)压控振荡器

VCO用于产生频率综合器的输出时钟(f_OUT)。通常，VCO有数字控制端和模拟控制端。 它的振荡频率由数字控制端以及模拟控制电压V_ctrl控制。

5)可编程分频器

用于将压控振荡器的输出时钟进行N分频，因鉴频鉴相器的两个输入是参考信号和分频 器输出的反馈信号，故鉴频鉴相器的输出通过低通滤波器滤波后调节压控振荡器的振荡频率， 从而间接该表分频器的输出信号的频率。

6)除2分频器

锁相环外的除2分频器主要用于形成正交I/Q时钟给后续电路如混频器使用。

7)∑-△小数调制器

在整数分频的基础上，加入∑-△小数调制器，以一个固定的整数倍分频为基础进行变化， 一定周期内可输出小数分频比，通过随机化分频比使杂散问题得到很好的控制。如图3所示， ∑-△小数调制器的reset端接result信号，时钟端clk接反馈时钟f_DIV，输入端K通过SPI总 线接收小数分频值。

8)自动频率校准电路

采用多频带的压控振荡器输出频率时，需要具体选择输出频带，即先进行粗调过程然后 再进行细调节。自动频率校准电路的作用就是选择压控振荡器的最优控制字，保证输出频率 尽量落在所选频带的中心频率附近。

现有的自动频率校准电路多为基于比较计数器方式的自动频率校准电路。如图2所示， 为一个典型的基于比较计数器方式的自动频率校准电路的原理图。两个计数器的计数值应设 置的足够大以确保能够区分出参考时钟及反馈时钟的个数。比较的结果产生UP、DN信号输 出给状态机，使状态机跳变至相应的频带。

计数值N_cnt由下列式确定：

$N_{\mathrm{cnt}}>\left|\frac{f_{\mathrm{VCO}}}{f_{\mathrm{VCO}}-f_{\mathrm{REQ}}}\right|=\frac{f_{\mathrm{VCO}}}{f_{\mathrm{TH}}}---\left(1\right)$

f_VCO＝N.F·f_DIV    (2)

f_REQ＝N.F·f_REF     (3)

式中f_REF为参考时钟频率，故乘上分频比N.F(N表示分频比的整数部分，F表示分频比 的小数部分)后即需要输出的目标频率f_REQ，而f_DIV为反馈时钟频率，故乘上分频比N.F后 即压控振荡器输出的频率f_VCO。f_TH为压控振荡器输出的频率f_VCO与需要输出的目标频率f_REQ之差。N_cnt是一个阈值，经过计数器比较之后的计数之差大于此阈值时，状态机就会改变其 状态字并重复上述比较过程直至确定最优控制字。这种方法的缺陷就是因为N_cnt取值为一个 近似值，因而精度不足，在频率校准过程中不一定总能选择到最佳的频率调节曲线。

发明内容

发明目的：针对上述现有技术存在的问题和不足，本发明提供了一种∑-△分数频率综合 器用自动频率校准电路。

技术方案：为了实现上述发明目的，本发明公开提出种∑-△分数频率综合器用自动频率 校准(AFC，Automatic Frequency Calibration)电路，属于集成电路设计领域。

本发明的∑-△分数频率综合器用自动频率校准电路包含有一个除2^M分频器，一个受控计 数器，一个比较器以及一个状态机，所述除2^M分频器控制计数器、比较器和状态机的运作； 除2^M分频器的时钟输入端clk接参考信号源的输出端，除2^M分频器的第一输出端Qa接比较 器的时钟信号输入端clk，除2^M分频器的第二输出端Qb接状态机的时钟信号输入端clk，除 2^M分频器的第三输出端Qbn接受控计数器的输入端ctrl，受控计数器的输入端D接可编程分 频器的输出端，受控计数器的输出端Q接比较器的另一输入端D，比较器的输出端Q接状态 机的输入端D，状态机的输出端rslt输出result信号，同时接∑-△调制器的reset输入端，状 态机的另一输出端Q输出n位控制字接压控振荡器的输入端；频率综合器的参考信号源、鉴 频鉴相器、电荷泵、环路滤波器、单刀双掷开关SW、压控振荡器、除2分频器顺序串联连 接；压控振荡器的输出端还与可编程分频器的输入端连接，∑-△调制器的输出端接可编程分 频器的输入端。

所述的单刀双掷开关SW在粗校准阶段，断开频率综合器锁相环回路，压控振荡器的模 拟控制端连接固定电平VDD/2；而细校准阶段，频率综合器锁相环回路闭合，环路自动校准 并运作。

具体地，控制着受控计数器的有效计数时长，为比较器和状态机提供采样或工作时钟， 以及协调它们之间的时序关系；比较器用于对参考时钟f_REF及反馈时钟f_DIV进行频率比较； 状态机模块则是在比较器频率比较的基础上，按照逐次逼近算法，产生n位的频率控制字及 result信号：其中，n位数字控制信号通过控制多带压控振荡器(VCO)的数控端来选择VCO 工作的频带；result信号可以识别电路是处于粗校准阶段或细校准阶段，低电平时是粗校准阶 段，高电平时，是细校准阶段；同时，result信号还控制着单刀双掷开关：通过控制单刀双掷 开关，在粗校准阶段，频率综合器锁相环回路断开，VCO的模拟控制端连接固定电平(电源 电压的一半)，而细校准阶段，频率综合器锁相环回路闭合，环路自动校准并运作，result信 号还接到∑-△小数调制器的reset端，reset端为复位端，需要有一个从低电平到高电平的过程 才能启动∑-△小数调制器，在粗较准阶段时，result信号为低电平，因而∑-△小数调制器断开， 降低了∑-△分数调制器产生的小数分频比部分对反馈时钟fDIV的计数值产生的频率误差，而 在细校准阶段，电路正常运作。

所述的除2^M分频器对输入参考时钟f_REF进行2^M倍分频，产生三个频率均为f_REF/2^M的输 出时钟Qa、Qb以及Qbn，其中，Qa超前Qb1个参考时钟fREF的时钟周期，Qbn是对Qb的 逻辑取反。

所述的受控计数器控制端ctrl接除2^M分频器的Qbn端，数据输入端D接收反馈时钟f_DIV， 输出端Q接比较器的数据输入端D；受控计数器控制端ctrl为低电平时，保持原有计数值； 从低电平转换为高电平时，受控计数器进行清零并重新计数。

所述的比较器时钟端clk接除2^M分频器的Qa端，数据输入端D接受控计数器的输出端 Q，输出端Q接状态机的数据输入端D。

所述的比较器用clk端时钟采样、锁存输入端D接收数据并与固定值2^M-1进行比较，比 较结果通过输出端Q输出。

所述的状态机时钟端clk接除2^M分频器的Qb端，输入端D接比较器的输出端Q，重置 端口rst接外置重置信号reset，输出端rslt输出信号result，输出端Q接压控振荡器的数字控 制端。

所述的状态机用输入端D接比较器的输出端Q，在比较器频率比较的基础上按照逐次逼 近算法，产生n位的频率控制字及result信号，n位的频率控制字通过输出端Q输出，result 信号通过输出端rslt输出。

基于∑-△分数频率综合器的基本结构，所述的除2^M计数器的输入端接参考时钟f_REF，它 的输出端Qa接比较器的时钟端，输出端Qb接状态机的时钟端，输出端Qbn接受控计数器作 为其计数的模数。所述的受控计数器的输入端接反馈时钟f_DIV，它的输出端接比较器的输入 端。所述的比较器的输出端接状态机的输入端。reset信号为自动频率校准电路的控制端口。 状态机的输出端输出result信号，用于控制单刀双掷开关SW，并且result信号还接到∑-△小 数调制器的reset端，在粗较准阶段，断开∑-△小数调制器，以降低∑-△小数调制器产生的小 数分频比部分对反馈时钟f_DIV的计数值产生的频率误差，另外输出一个多位频率控制字信号 控制多带的压控振荡器。

∑-△分数频率综合器从追踪状态至锁定状态共经历两个过程。一、粗校准阶段。根据输 出目标频率的大小由自动频率校准电路自动选择压控振荡器的四位控制字，选择的标准是目 标频率应尽量落在所选子带的中心，即控制电压最终将非常接近于电源电压VDD的一半， 即VDD/2。保持此控制字一直到环路锁定。二、细校准阶段。这一过程时，压控振荡器改变 其上的可变电容的大小，最终获得目标频率，并使它的控制电压固定在某个确定值上，此时 即通常所说的环路锁定。经历这两个过程直至环路最终锁定，通常一个设计优良的自动频率 校准电路可大大缩短环路锁定时间。粗校准阶段和细较准阶段之间可通过单刀双掷开关SW 进行切换，切换的时间点控制信号由自动频率校准电路输出的result信号控制。

本发明基于比较计数器方式，所述的除2^M计数器及受控计数器分别接参考时钟f_REF及反 馈时钟f_DIV，参考时钟和反馈时钟是自动校准频率模块用于比较的两个输入时钟，reset信号 为自动频率校准电路的控制端口，当reset信号由逻辑低变为逻辑高时，自动频率校准电路开 始工作，当完成校准后，会进入稳定状态，压控振荡器被一组最佳控制字调谐，此时单刀双 掷开关SW连通环路滤波器端，锁相环路进行频率锁定过程，最终环路输出某一目标频率值。

有益效果：本发明设计的一种∑-△分数频率综合器用自动频率校准电路可靠性及精度比 传统的基于比较计数器方式的自动频率校准电路高，同时因为结构简单，有利于减少电路版 图面积及时间成本。

附图说明

图1为∑-△分数频率综合器的结构框图，

图2为一个典型的基于比较计数器方式的自动频率校准电路的原理图，

图3为本发明提出的一种∑-△分数频率综合器用自动频率校准电路，

图4为自动频率校准电路的工作流程，

图5为经过除2^M计数器后的输出信号时序图，

图6为状态机采用的逐次逼近算法(4位)，

图7为自动频率校准电路的瞬态仿真，

图8为∑-△分数频率综合器的瞬态仿真。

具体实施方式

为了进一步说明本发明的优势所在以及具体采取的技术手段，以下结合附图对本发明的 具体实施方式作进一步详细的描述。

图1-图2为现有背景技术的介绍，不再赘述。

如图3所示，本发明所提供的一种∑-△分数频率综合器用自动频率校准电路包括：一个 除2^M计数器，一个受控计数器，一个比较器，一个状态机。其中，所述的除2^M分频器的输 入端接参考时钟f_REF，它的输出端Qa接比较器的时钟端，输出端Qb接状态机的时钟端，输 出端Qbn接受控计数器作为其计数的模数。所述的受控计数器的输入端接反馈时钟f_DIV，它 的输出端接比较器的输入端。所述的比较器的输出端接状态机的输入端。reset信号为自动频 率校准电路的控制端口。状态机的输出端输出result信号，用于控制单刀双掷开关SW，并且 result信号还接到∑-△小数调制器的reset端，另外输出一个多位频率控制字信号控制多带的 压控振荡器。

所述的除2^M分频器用于对参考时钟f_REF进行计数，它的输出信号Qa采用边沿触发，为 将计数结果进行寄存的时钟，在时钟的上升沿寄存；它的输出信号Qb采用边沿触发，为状 态机工作的时钟，它的输出信号Qbn形成的半周期即为受控计数器的有效计数时长。所述的 受控计数器用于对反馈时钟f_DIV进行计数。所述的比较器用于比较参考时钟f_REF与反馈时钟 f_DIV在2^M-1个参考时钟f_REF周期内的比较结果，并用于控制状态机的状态转换。所述的状态 机采用逐次逼近算法，用于输出result信号及n位的频率控制字。

如图4所示，为自动频率校准电路的工作流程。上电以后，单刀双掷开关SW连通固定 电平VDD/2，也就是压控振荡器接入固定电平VDD/2，压控振荡器的初始控制字设为0000 (以4位为例)。然后将reset信号置为逻辑高电平，压控振荡器的最高位设为1，此时比较的 是两个输入时钟：参考时钟f_REF、反馈时钟f_DIV的大小，参考时钟f_REF为固定值，而反馈时钟 fDIV的值未知。将参考时钟f_REF通过除2^M分频器，即分频后的时钟周期为T＝2^M(1/f_REF)，在半 个T周期内对反馈时钟fDIV进行计数，理想值应该为M_DIV＝(T/2)/(1/f_DIV)＝2^M-1(f_DIV/f_REF)，那么 在同样的时间内对参考时钟f_REF进行计数，理想值应该为M_REF＝2^M-1。所以当M_DIV>M_REF时， 可判断f_DIV>f_REF，同时置该控制位为0，而当M_DIV<M_REF时，可判断f_DIV<f_REF，同时置该控制 位为1。最后判断该位是否为最低位，如果不是，则进入下一位进行比较，如果该位为最低 位，即完成频率校准，进入频率锁定阶段。

如图5为经过除2^M分频器后的输出时钟时序图。参考时钟f_REF经过除2^M分频器后，输 出三个信号：Qa、Qb和Qbn，它们的周期均为参考时钟f_REF周期的2^M倍。图中Qbn控制受 控计数器的工作状态，其转换为高电平时，受控计数器进行清零并重新计数；低电平时，保 持原有计数值。Qa提供比较器的输入采样时钟，且上升沿采样寄存。Qb为状态机提供工作 时钟。由图可见，t1时刻开始对反馈时钟f_DIV计数，t2时刻将受控计数器计数结果寄存器起 来，t3时刻进行数据比较，同时将计数器清零。t1与t2时刻间隔2^M-1个参考时钟f_REF的时 钟周期，而t2与t3时刻间隔1个参考时钟f_REF的时钟周期。

由于∑-△分数调制器引入的随机化分频比，分频比的小数部分使得反馈时钟fDIV在半个 T周期内的计数值可能为M_MIS＝2^M-1(f_DIV/f_REF)±1。设f(M)＝M_MIS-M_REF，可得 f(M)＝2^M-1(f_DIV/f_REF)±1-2^M-1，假设f(M)>0，可得fDIV>[1±(1/2^M-1)]·f_REF，此时频率误差为f_REF/2^M-1， 设可编程分频器的分频比为N，则频率误差反映至压控振荡器的输出即被放大了N倍，严重 时甚至可能导致频率控制字的选择错误。为了使频率误差不影响频率控制字的选择，将result 信号接到∑-△小数调制器的reset端，reset端为复位端，需要有一个从低电平到高电平的过程 才能启动∑-△小数调制器，在粗较准阶段，result信号为低电平，因此∑-△分数调制器断开， 小数分频比部分不会对反馈时钟f_DIV的计数值产生影响，降低了频率误差。

如图6所示，为状态机采用的逐次逼近算法，这里以4位频率控制字为例。与传统的二 进制逻辑法相比，可以迅速地得到最佳控制字，而且更重要的是，采用这种方法使准确度得 到很大提高。

如图7所示，为自动频率校准电路的瞬态仿真。图中从上至下分别表示为自动频率校准 电路输出的result信号以及输出的4位频率控制字的最低位D1、次第位D2、次高位D3、最 高位D4。如图可见，4位控制字的状态变化为1000(按高位到低位排序，下同)、1100、1010、 1001，并最终稳定在1001的状态，即经过4次比较，选择了一个最佳控制字1001，状态跳 变过程符合图6。

如图8所示，为∑-△分数频率综合器的瞬态仿真。图中从上至下分别表示为自动频率校 准电路输出的result信号及压控振荡器的控制电压Vctrl。由图可见，环路开始时处于自动频 率校准阶段，此时result信号保持逻辑低，压控振荡器上的控制电压被预充电至电源电压的 一半(即0.9V)，待最优频率控制字确定后，此时result信号变为逻辑高，环路处于频率锁定 阶段，此时压控振荡器上的控制电压从0.9V开始跳变，直至最终稳定在非常接近于电源电压 的一半VDD/2(即0.9V)的位置。

综上所述，本发明提供的一种∑-△分数频率综合器用自动频率校准电路通过两个计数器 分别对参考时钟f_REF及反馈时钟f_DIV进行计数，将比较的结果寄存于数据寄存器，并于控制 状态机的状态转换，采用逐次逼近算法最终输出最优控制字给压控振荡器。

以上仅是本发明的实例，不构成对本发明的任何限制，显然，在本发明的思想下，任何 熟悉本专业的技术人员，在不脱离本发明的技术方案范围内，可利用上述揭示的技术内容对 电路结构及元器件尺寸进行适当调整或优化，依据本发明的技术是指对以上实施例所作的任 何简单修改、等同变换与修饰，均属于本发明技术方案的范围。