直接位于多晶硅结构上方的标准单元金属结构

摘要

本发明公开的一种半导体结构包括第一有源区结构、环绕第一有源区结构的隔离结构、第一多晶硅结构、第一金属结构以及第二金属结构。第一多晶硅结构位于第一有源区结构上方。第一金属结构直接位于第一有源区结构的第一部分上方。第二金属结构直接位于第一多晶硅结构的一部分上方且与所述第一多晶硅结构的所述一部分相接触以及与第一金属结构相接触。本发明还公开了直接位于多晶硅结构上方的标准单元金属结构。

说明书

要求优先权

本申请要求于2013年5月2日提交的美国临时专利申请第61/818,694 号的优先权，其全部内容结合于此作为参考。

相关申请

本申请涉及代理案号为T5057-883U(TSMC2013-0379，标题为 “Standard Cell Having Cell Height being Non-integral Multiple of Nominal  Minimum Pitch”)和T5057-884U(TSMC2013-0380，标题为“Standard Cells  for Predetermined Function Having Different Types of Layout”)的共同未决 的专利申请，二者的全部内容结合于此作为参考。

技术领域

本发明涉及半导体技术领域，更具体地，涉及直接位于多晶硅结构上 方的标准单元金属结构。

背景技术

在集成电路的设计中，使用具有预定功能的标准单元。将标准单元的 预设计布局保存在单元库中。当设计一种集成电路时，从单元库中检索出 标准单元的预设计布局且将其放置在集成电路布局上的一个或多个期望位 置处。然后进行布线，以用金属线(metal track)将标准单元相互连接。此 后，集成电路布局用于通过使用预定的半导体制造工艺来制造集成电路。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了 一种可用于制造标准单元的布局设计，包括：

第一有源区布局图案，与形成所述标准单元的第一有源区相关联，隔 离区至少位于所述第一有源区布局图案的外部；

第一多晶硅布局图案，与形成所述标准单元的第一多晶硅结构相关联， 所述第一多晶硅布局图案配置为与所述第一有源区布局图案重叠；

第一金属布局图案，与形成所述标准单元的第一金属结构相关联，所 述第一金属布局图案配置为与所述第一有源区布局图案重叠；以及

第二金属布局图案，与形成所述标准单元的第二金属结构相关联，所 述第二金属布局图案配置为与所述第一多晶硅布局图案和所述第一金属布 局图案重叠。

在可选实施例中，所述第二金属布局图案还配置为与所述第一有源区 布局图案和所述隔离区重叠。

在可选实施例中，所述第二金属布局图案沿着所述第一有源区布局图 案的沟道宽度方向水平地延伸到所述第一有源区布局图案之外。

在可选实施例中，所述第二金属布局图案沿着所述第一有源区布局图 案的沟道长度方向水平地延伸到所述第一有源区布局图案之外。

在可选实施例中，所述布局设计还包括：第二有源区布局图案，与形 成所述标准单元的第二有源区相关联，所述隔离区也位于所述第二有源区 布局图案的外部，所述第一有源区布局图案限定了P型晶体管区，且所述 第二有源区布局图案限定了N型晶体管区，以及所述第一多晶硅布局图案 位于所述第二有源区布局图案上方。

在可选实施例中，所述布局设计还包括：第三金属布局图案，与形成 所述标准单元的第三金属结构相关联，所述第三金属布局图案配置为与所 述第一多晶硅布局图案和所述第二金属布局图案重叠。

在可选实施例中，所述布局设计还包括：第二多晶硅布局图案，与形 成所述标准单元的第二多晶硅结构相关联，所述第二多晶硅布局图案配置 为与所述第一有源区布局图案重叠；以及，第三金属布局图案，与形成所 述标准单元的第三金属结构相关联，所述第三金属布局图案配置为与所述 第二多晶硅布局图案重叠，且根据预定的间隔规则，所述第二金属布局图 案和所述第三金属布局图案被水平分隔开。

根据本发明的另一方面，还提供了一种半导体结构，包括：

第一有源区结构；

隔离结构，环绕所述第一有源区结构；

第一多晶硅结构，位于所述第一有源区结构上方；

第一金属结构，直接位于所述第一有源区结构的第一部分上方；以及

第二金属结构，直接位于所述第一多晶硅结构的一部分上方且与所述 第一多晶硅结构的所述第一部分相接触以及与所述第一金属结构相接触。

在可选实施例中，所述第二金属结构还直接位于所述第一有源区结构 的第二部分上方和所述隔离结构的一部分上方。

在可选实施例中，所述第二金属结构沿着所述第一有源区结构的沟道 宽度方向水平地延伸到所述第一有源区结构之外。

在可选实施例中，所述第二金属结构沿着所述第一有源区结构的沟道 长度方向水平地延伸到所述第一有源区结构之外。

在可选实施例中，所述第一有源区结构包括鳍结构。

在可选实施例中，所述半导体结构还包括：第二有源区结构，被所述 隔离结构环绕，所述第一有源区结构构成P型晶体管的一部分，且所述第 二有源区结构构成N型晶体管的一部分，以及所述多晶硅结构位于所述第 二有源区上方。

在可选实施例中，所述半导体结构还包括：第三金属结构，直接位于 所述第一多晶硅结构上方且与所述第一多晶硅结构相接触以及与所述第二 金属结构相接触。

在可选实施例中，所述半导体结构还包括：第二多晶硅结构，位于所 述第一有源区结构上方；以及，第三金属结构，直接位于所述第二多晶硅 结构上方且与所述第二多晶硅结构相接触，以及所述第二金属结构和所述 第三金属结构根据预定的间隔规则被水平分隔开。

根据本发明的又一方面，还提供了一种集成电路设计系统，包括：

非暂时性存储介质，所述非暂时性存储介质用标准单元的布局设计编 码，所述布局设计包括：

第一有源区布局图案，与形成所述标准单元的第一有源区相关联， 隔离区至少位于所述第一有源区布局图案的外部；

第一多晶硅布局图案，与形成所述标准单元的第一多晶硅结构相 关联，所述第一多晶硅布局图案配置为与所述第一有源区布局图案重叠；

第一金属布局图案，与形成所述标准单元的第一金属结构相关联， 所述第一金属布局图案配置为与所述第一有源区布局图案重叠；以及

第二金属布局图案，与形成所述标准单元的第二金属结构相关联， 所述第二金属布局图案配置为与所述第一多晶硅布局图案和所述第一金属 布局图案重叠；以及

硬件处理器，与所述非暂时性存储介质通信连接且配置为执行基于原 电路设计和所述标准单元的所述布局设计产生集成电路布局的一组指令。

在可选实施例中，所述第二金属布局图案还配置为与所述第一有源区 布局图案和所述隔离区重叠。

在可选实施例中，在所述非暂时性存储介质中编码的所述标准单元的 布局设计还包括：第二有源区布局图案，与形成所述标准单元的第二有源 区相关联，所述隔离区也位于所述有第二源区布局图案的外部，所述第一 有源区布局图案位于P型晶体管区内，且所述第二有源区布局图案位于N 型晶体管区内，以及所述第一多晶硅布局图案位于所述第二有源区布局图 案上方。

在可选实施例中，在所述非暂时性存储介质中编码的所述标准单元的 布局设计还包括：第三金属布局图案，与形成所述标准单元的第三金属结 构相关联，所述第三金属布局图案配置为与所述第一多晶硅布局图案和所 述第二金属布局图案重叠。

在可选实施例中，在所述非暂时性存储介质中编码的所述标准单元的 布局设计还包括：第二多晶硅布局图案，与形成所述标准单元的第二多晶 硅结构相关联，所述第二多晶硅布局图案配置为与所述第一有源区布局图 案重叠；以及，第三金属布局图案，与形成所述标准单元的第三金属结构 相关联，所述第三金属布局图案配置为与所述第二多晶硅布局图案重叠， 以及所述第二金属布局图案和所述第三金属布局图案根据预定的间隔规则 被水平分隔开。

根据本发明的再一方面，还提供了一种产生可用于制造标准单元的布 局设计的方法，包括：

产生与形成所述标准单元的有源区相关联的有源区布局图案，隔离区 至少位于所述有源区布局图案的外部；

产生与形成所述标准单元的多晶硅结构相关联的多晶硅布局图案，所 述多晶硅布局图案配置为与所述有源区布局图案重叠；

产生与形成所述标准单元的第一金属结构相关联的第一金属布局图 案，所述第一金属布局图案配置为与所述有源区布局图案重叠；以及

产生与形成所述标准单元的第二金属结构相关联的第二金属布局图 案，所述第二金属布局图案配置为与所述多晶硅布局图案和所述第一金属 布局图案重叠。

在可选实施例中，产生所述第二金属布局图案以所述第二金属布局图 案与所述有源区布局图案和所述隔离区重叠的方式进行。

在可选实施例中，所述方法还包括：进行设计规则检查，以确定是否 存在与所述第二金属布局图案相关联的设计违规；以及，通过将所述第二 金属布局图案移动到或进一步移动到所述隔离区来解决所述设计违规。

附图说明

通过附图中的实例，但不限于这些实例，示出了一个或多个实施例， 其中，在通篇描述中具有相同参考标号的元件表示相同的元件。

图1示出了根据一个或多个实施例的标准单元的布局示意图。

图2A示出了根据一个或多个实施例的根据图1示出的布局制造的半导 体结构沿着基准线A获得的截面图。

图2B示出了根据一个或多个实施例的根据图1示出的布局制造的半导 体结构沿着基准线B获得的截面图。

图3示出了根据一个或多个实施例的标准单元的另一个布局示意图。

图4示出了根据一个或多个实施例的标准单元的另一个布局示意图。

图5示出了根据一个或多个实施例的集成电路设计系统的功能框图。

图6示出了根据一个或多个实施例的产生布局设计的方法流程图。

具体实施方式

应该理解，以下公开提供了一个或多个不同的实施例或实例，用于实 现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。 当然，这些仅是实例并且不旨在限制本发明。根据工业中的标准实践，附 图中的各个部件未按比例绘制并且仅仅用于说明的目的。

此外，在此可以使用诸如“下面的”、“上面的”、“水平的”、“垂 直的”、“在…上面”、“在…下面”、“向上的”、“向下的”、“顶 部的”、“底部的”、“左边的”、“右边的”等空间关系术语及其派生 词(如，“水平地”、“向下地”、“向上地”等)，以便于描述本发明 中的一个部件与另一部件的关系。空间关系术语旨在包括包含这些部件的 器件的不同方位。

图1是根据一个或多个实施例的标准单元100的布局示意图。不是标 准单元100的所有布局图案都示出图1中。并且，本领域技术人员会理解， 使用布局图案准备一组掩模，该组掩模依次可用于制造集成电路中的标准 单元。

标准单元100的布局包括第一有源区布局图案102，第二有源区布局 图案104，多晶硅布局图案112、114、116和118，第一类型的金属布局图 案121、122、123、126、127和128，以及第二类型的金属布局图案132 和134。有源区布局图案102和104与形成标准单元100的有源区结构相 关。隔离区142至少位于有源区布局图案102和104的外部。在一些实施 例中，因为有源区102和104与隔离区142在几何学上相互排斥，所以， 有时候，有源区也称为氧化层定义(OD)区。在一些实施例中，有源区布 局图案102限定P型晶体管区，且有源布局图案104限定N型晶体管区。

多晶硅布局图案112、114、116和118与形成标准单元100的相应的 多晶硅结构有关联。金属布局图案121、122、123、126、127和128与形 成相应的第一类型的金属结构有关。在一些应用中，第一类型的金属结构 也称为氧化层定义区上方的金属零层(“M0OD”或“MD”)结构。金属 布局图案121、122、123、126、127和128与有源区布局图案102和104 重叠。在一些应用中，最后得到的M0OD金属结构(基于金属布局图案121、 122、123、126、127和128)可用作标准单元100的一个或多个晶体管的 源极/漏极电极。金属布局图案132和134与形成相应的第二类型的金属结 构相关联。在一些应用中，第二类型的金属结构也称为多晶硅上方的金属 零层(“M0PO”或“MP”)结构。

如图1所示，多晶硅布局图案112、114、116和118配置为与有源区 布局图案102和104重叠。在一些实施例中，多晶硅布局图案112和114 与形成标准单元100的栅电极相关联，且多晶硅布局图案116和118与沿 着对应于有源区布局图案102和104的有源区结构的边缘形成多晶硅结构 相关联。在一些应用中，基于多晶硅布局图案116和118而最后得到的多 晶硅结构也称为氧化层定义边缘上多晶硅(PODE)结构。在一些实施例中， PODE结构不构成标准单元100的一个或多个晶体管的任何功能性部件。

对应于金属布局图案132的M0PO结构可用于将由多晶硅布局图案 112产生的多晶硅结构电连接至M0PO结构(基于金属布局图案132)上方 的通孔插塞。金属布局图案134配置为与多晶硅布局图案114和金属布局 图案122和123重叠。因此，对应于金属布局图案134的M0PO结构可用 于电连接M0OD结构(基于金属布局图案122和123)和由多晶硅布局图 案114产生的多晶硅结构。在一些实施例中，金属布局图案134仅与金属 图案122和123中的一个重叠。在一些实施例中，金属布局图案134与金 属图案121、122和123以及多晶硅布局图案112、114、116和118中的一 个或多个重叠。

在图1示出的实施例中，金属布局图案134与有源区布局图案102和 隔离区142重叠。并且，如图1所示，金属布局图案134沿着有源区布局 图案102的沟道宽度方向W水平延伸出有源区布局图案102。在一些实施 例中，金属布局图案134沿着有源区布局图案102的沟道长度方向L水平 延伸出有源区布局图案102。

在一些实施例中，布局图案132和134用于制造标准单元100的M0PO 结构。与用于制造标准单元的预定制造工艺相关联的一组预定设计规则控 制着制造M0PO结构的布局图案132和134之间的距离D，和/或布局图案 的总面积或图案面积密度。在一些实施例中，该组预定设计规则没有与将 用于M0PO结构的布局图案134设置为横跨有源区布局图案102或104和 隔离区142之间的边界相背的规则。

鉴于图1示出的布局示意图，所得到的基于图1的布局图案制造的标 准单元100会具有有源区结构(基于布局图案102和104)，环绕有源区 结构的隔离结构，有源区结构上方的多晶硅结构(基于布局图案112、114、 116和118)，直接位于有源区结构(基于布局图案102)的一部分的上方 的M0OD金属结构(基于布局图案122或123)，以及直接位于多晶硅结 构(基于布局图案114)的一部分上方且与所述多晶硅结构的所述部分接 触以及与M0OD金属结构相接触的M0PO金属结构。在一些实施例中， M0PO金属结构不高于M0OD金属结构，因此，M0OD金属结构也与对应 的M0PO金属结构的侧壁相接触。例如，基于布局图案134的M0PO金属 结构与基于布局图案122的M0OD金属结构的侧壁在对应于基准线134a 的位置处相接触，且基于布局图案134的M0PO金属结构与基于布局图案 123的M0OD金属结构的侧壁在对应于基准线134b的位置处相接触。

图2A和图2B进一步示出了最后得到的标准单元的物理结构。

图2A示出了根据一个或多个实施例的根据图1示出的布局100制造的 半导体结构150沿着基准线A获得的截面图。半导体结构150包括衬底160、 衬底上方的有源区结构162、环绕有源区结构的隔离结构164、和直接位于 有源区结构和隔离结构上方的M0OD金属结构166。

在一些实施例中，衬底160包括元素半导体、化合物半导体、合金半 导体、或其组合。元素半导体的实例包括但不限于硅和锗。化合物半导体 的实例包括但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟。 合金半导体的实例包括但不限于，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、 GaInP和GaInAsP。在一些实施例中，也使用包括III族、IV族和V族元 素的其他半导体材料。在一个或多个实施例中，衬底160包括绝缘体上半 导体(SOI)、掺杂外延层、梯度半导体层和/或具有一个半导体层(如， Si)覆盖另一不同类型的半导体层(如，Ge)的堆叠半导体结构。在一些 实施例中，衬底160包括P型掺杂衬底。P掺杂衬底中的P型掺杂物的实 例包括但不限于硼、镓和铟。

如图1和图2A所示，对应于布局图案102的有源区结构162包括诸如 图2A中的三个鳍的多鳍结构。在图2A所示的实施例中，有源区结构162 包括鳍162a、162b和162c，和隔离区162d和162e。在一些实施例中，鳍 162a、162b和162c由与衬底160大致相同的材料制成。在一些实施例中， 为了形成P型晶体管，鳍162a、162b和162c是N型掺杂的。在一些实施 例中，为了形成N型晶体管，鳍162a、162b和162c是P型掺杂的。在一 些实施例中，具有不同布局图案的一个或多个附加掩模还连同具有布局图 案102以制造有源区结构162的一个或多个掩模一起使用。

M0OD金属结构166与布局图案122相对应。在一些实施例中，使用 两步法制造M0OD金属结构166：首先形成下部的M0OD金属结构166a， 然后形成上部的M0OD金属结构166b。在一些实施例中，使用一步法制造 M0OD金属结构166。诸如金属一层通孔插塞172和金属一层导线174的 一个或多个附加金属结构形成在M0OD金属结构166的上方。在一些实施 例中，M0OD金属结构166的材料包括钨、复合铜或复合钨。

图2B示出了根据一个或多个实施例的根据图1示出的布局100制造的 半导体结构150沿着基准线B获得的截面图。如图2A和2B所示，多晶硅 结构182直接位于有源区结构162的上方。多晶硅结构182与布局图案114 相对应。M0PO金属结构184直接位于多晶硅结构182上方并与多晶硅结 构182相接触。M0PO金属结构184直接位于有源区结构162和隔离结构 164的上方。在一些实施例中，M0PO金属结构184和有源区结构162被一 层或多层介电层和/或栅极结构(未示出)分隔开。M0PO金属结构184与 布局图案134相对应。在一些实施例中，M0PO金属结构184的材料包括 钨、复合铜或复合钨。

因为标准单元100的不同部件之间的其他空间关系与对应的布局图案 的空间关系相似并从其中可清楚地获得，所以可省略掉关于这样的空间关 系的进一步详细描述。

在一些实施例中，使用M0PO金属结构连接标准单元内的不同元件(诸 如M0PD结构或多晶硅结构)，这有助于最小化标准单元本身占据的金属 0层或其他互连件层中的面积。因此，更多的互连件布线资源可用于通过 设置和布线工具实施的布线工艺。

图3示出了根据一个或多个实施例的标准单元300的另一个布局示意 图。标准单元300的布局包括第一有源区布局图案302、第二有源区布局 图案304、多晶硅布局图案312、314、316、318a和318b、第一类型的金 属布局图案321、322、326和327、以及第二类型的金属布局图案332、334、 336和338。有源区布局图案302和304与形成标准单元300的有源区结构 相关联。隔离区342至少位于有源区布局图案302和304的外部。多晶硅 布局图案312、314、316、318a和318b与形成相应的标准单元300的多晶 硅结构相关联。金属布局图案321、322、326和327与形成相应的M0OD 金属结构相关联。金属布局图案332、334、336和338与形成相应的M0PO 金属结构相关联。

在图3所示的实施例中，金属布局图案336和338用于形成M0PO金 属结构，M0PO金属结构电连接多晶硅结构(基于布局图案316)和M0OD 金属结构(基于布局图案322和327)。为了满足预定的设计规则，在布 局图案334的位置和尺寸确定之后，布局图案336沿着第一有源区布局图 案的沟道宽度方向W和沟道长度方向L水平延伸出第一有源区布局图案 302。并且，布局图案338沿着第二有源区布局图案的沟道宽度方向W和 沟道长度方向L水平延伸出第二有源区布局图案304。

图4示出了根据一个或多个实施例的标准单元400的另一个布局示意 图。标准单元400的布局包括第一有源区布局图案402，第二有源区布局 图案404，多晶硅布局图案412、414、416、418a和418b，第一类型的金 属布局图案421、422、426和427，以及第二类型的金属布局图案432、434、 436和438。有源区布局图案402和404与形成标准单元400的有源区结构 相关联。隔离区442至少位于有源区布局图案402和404的外部。多晶硅 布局图案412、414、416、418a和418b与形成相应的标准单元400的多晶 硅结构相关联。金属布局图案421、422、426和427与形成相应的M0OD 金属结构相关联。金属布局图案432、434、436和438与形成相应的M0PO 金属结构相关联。

在图4示出的实施例中，和图3示出的实施例相似，金属布局图案436 和438用于形成M0PO金属结构，M0PO金属结构电连接多晶硅结构(基 于布局图案416)和M0OD金属结构(基于布局图案422和427)。在图4 示出的实施例中，有源区图案402和404的尺寸足够大，使得布局图案436 和438不会沿着沟道宽度方向W水平延伸出有源区布局图案。但是，为了 满足预定的设计规则，在图案布局434的位置和尺寸确定之后，布局图案 436和438仍沿着沟道长度方向L水平延伸出相应的有源区布局图案。

图5示出了根据一个或多个实施例的集成电路设计系统500的功能框 图。集成电路设计系统500包括第一计算机系统510、第二计算机系统520、 网络存储设备530、以及连接第一计算机系统510、第二计算机系统520和 网络存储设备530的网络540。在一些实施例中，可省略掉第二计算机系 统520、存储设备530和网络540中的一个或多个。

第一计算机系统510包括硬件处理器512，该硬件处理器512与以产 生的集成布局514a、电路设计514b、计算机程序代码514c(即，一组可执 行指令)以及具有结合图1、图3和图4所描述的布局图案的标准单元库 514d编码(即，存储)的非瞬时性计算机可读存储介质514通信连接。处 理器512与计算机可读存储介质514电连接且通信连接。处理器512配置 为执行在计算机可读存储介质514中编码的一组指令514c，从而使计算机 510可用作设置和布线工具，以产生基于标准单元库514d的布局设计。

在一些实施例中，标准单元库514d存储在非瞬时性存储介质中而不是 存储介质514中。在一些实施例中，标准单元库514d存储在网络存储设备 530或第二计算机系统520中的非瞬时性存储介质中。在这种情况下，处 理器512通过网络可访问标准单元库514d。

在一些实施例中，处理器512是中央处理器(CPU)、多处理器、分 布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一些实施例中，计算机可读存储介质514是电子的、磁性的、光学 的、电磁的、红外线的和/或半导体系统(或装置或设备)。例如，计算机 可读存储介质514包括半导体或固态存储器、磁带、可移动计算机磁盘、 随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在 使用光盘的一些实施例中，计算机可读存储介质514包括紧凑的只读光盘 存储器(CD-ROM)、紧凑的读/写光盘(CD-R/W)和/或数字化视频光盘 (DVD)。

在至少一些实施例中，计算机系统510包括输入/输出界面516和显示 单元517。输入/输出界面516连接至控制器512且允许电路设计师操作第 一计算机系统510。在至少一些实施例中，显示单元517以实时方式显示 执行设置和布线工具514a的状态且优选提供图形用户界面(GUI)。在至 少一些实施例中，输入/输出界面516和显示单元517允许操作者以交互的 方式操作计算机系统510。

图6示出了根据一个或多个实施例的产生布局设计的方法600流程图。 应该理解，在图6示出的方法600之前、期间和/或之后可进行附加的操作， 并且在此对一些其他工艺只进行简单地描述。在一些实施例中，通过操作 硬件计算机(诸如图5示出的计算机系统510)进行方法600。

在操作步骤610中，产生标准单元的布局图案，诸如图1中示出的布 局图案。产生的布局图案包括用于形成M0PO结构的一个或多个布局图案。 在一些实施例中，形成M0PO结构的一个或多个布局图案与标准单元的对 应的有源区布局图案和对应的隔离区中的至少一个重叠且没有必要与两个 都重叠。在一些实施例中，产生的用于M0PO结构的一个或多个布局图案 与对应的有源区布局图案和对应的隔离区重叠。

例如，操作步骤610包括产生与形成标准单元的有源区相关联的有源 区布局图案，以及隔离区至少位于有源区布局图案的外部(操作步骤612)。 操作步骤610还包括产生与形成标准单元的多晶硅结构相关联的多晶硅布 局图案，以及多晶硅布局图案配置为与有源区布局图案重叠(操作步骤 614)。操作步骤610还包括产生与形成标准单元的第一金属结构(诸如第 一M0PO结构)相关联的第一金属布局图案(操作步骤616)。第一金属 布局图案配置为与有源区布局图案重叠。操作步骤610还包括产生与形成 标准单元的第二金属结构(诸如第二M0PO结构)相关联的第二金属布局 图案(操作步骤618)。第二金属布局图案配置为与多晶硅布局图案和第 一金属布局图案重叠。

在操作步骤620中，进行设计规则检查(DRC)，以确定是否存在与 形成金属结构(诸如M0PO结构)的布局图案相关的设计违规问题。此外， 在操作步骤630中，如果确定操作步骤620中存在设计违规问题，通过将 用于金属结构的一个或多个布局图案移动到或进一步移动到相应的隔离区 中以解决设计违规问题。

根据一个实施例，可用于制造标准单元的布局设计包括第一有源区布 局图案、第一多晶硅布局图案、第一金属布局图案和第二金属布局图案。 第一有源区布局图案与形成标准单元的第一有源区相关联，且隔离区至少 位于第一有源区布局图案的外部。第一多晶硅布局图案与形成标准单元的 第一多晶硅结构相关联，且第一多晶硅布局图案配置为与第一有源区布局 图案重叠。第一金属布局图案与形成标准单元的第一金属结构相关联，且 第一金属布局图案配置为与第一有源区布局图案重叠。第二金属布局图案 与形成标准单元的第二金属结构相关联，且第二金属布局图案配置为与第 一多晶硅布局图案和第一金属布局图案重叠。

根据另一个实施例，半导体结构包括第一有源区结构、环绕第一有源 区结构的隔离结构、第一多晶硅结构、第一金属结构和第二金属结构。第 一多晶硅结构位于第一有源区结构的上方。第一金属结构直接位于第一有 源区结构的第一部分上方。第二金属结构直接位于第一多晶硅结构的一部 分上方且与所述第一多晶硅结构的所述一部分和第一金属结构相接触。

根据另一个实施例，集成电路设计系统包括非暂时性存储介质和与非 暂时性存储介质通信连接的硬件处理器。用标准单元的布局设计编码非暂 时性存储介质。布局设计包括与形成标准单元的第一有源区相关联的第一 有源区布局图案、与形成标准单元的第一多晶硅结构相关联的第一多晶硅 布局图案、与形成标准单元的第一金属结构相关联的第一金属布局图案以 及与形成标准单元的第二金属结构相关联的第二金属布局图案。隔离区至 少位于第一有源区布局图案的外部。第一多晶硅布局图案配置为与第一有 源区布局图案重叠。第一金属布局图案配置为与第一有源区布局图案重叠。 第二金属布局图案配置为与第一多晶硅布局图案和第一金属布局图案重 叠。硬件处理器配置为执行产生基于原电路设计和标准单元的布局设计的 集成电路布局的一组指令。

根据另一个实施例，产生可用于制造标准单元的布局设计的方法包括 产生与形成标准单元的有源区相关联的有源区布局图案。隔离区至少位于 有源区布局图案的外部。产生与形成标准单元的多晶硅结构相关联的多晶 硅布局图案。多晶硅布局图案配置为与有源区布局图案重叠。产生与形成 标准单元的第一金属结构相关联的第一金属布局图案。第一金属布局图案 配置为与有源区布局图案重叠。产生与形成标准单元的第二金属结构相关 联的第二金属布局图案。第二金属布局图案配置为与多晶硅布局图案和第 一金属布局图案重叠。

上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地 理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使 用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的 目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识 到，这样的等效构造并不背离本发明的精神和范围，并且在不背离本发明 的精神和范围的情况下，可以进行多种变化、替换以及改变。