基于FPGA的多路数据传输同步时延的测量方法及系统

摘要

本发明公开了一种基于FPGA的多路数据传输同步时延的测量方法及系统，涉及电子测量技术领域，包括：步骤1.时钟模块提供数据传输时钟和帧同步信号；步骤2.将时钟每次相移量发送到移相模块，得到相移最大次数，设定时钟的相移次数；步骤3.IO延迟模块将延迟数据发送到采样转换模块；步骤4.移相模块将采样时钟发送到采样转换模块；步骤5.采样转换模块将链路标号对应的采样数据发送到处理模块；步骤6.处理模块判断采样点位置是否为不稳定传输位置；步骤7.控制模块设定数据的延迟阶a增加1；步骤8.处理模块得到不稳定传输位置；步骤9.处理模块确定链路标号对应的采样数据的同步时延。本发明用于实现数据同步延迟的测量。

说明书

技术领域

本发明涉及电子测量技术领域，尤其涉及基于FPGA的多路数据传输同步时延的测量 方法及系统。

背景技术

随着信息技术和电子技术日益成熟，信息获取技术的逐步提高，采集设备性能的提高， 高采样率、高精度的前端应用逐渐普及，出现了大量、高速的数据。串行数据传输技术具 有传输速度快、抗干扰能力强的优点，很好的满足了高速、可靠性高的传输要求，在现代 科学、工业生产和国防建设等诸多领域中应用广泛。

现有技术中使用的串行传输技术主要有2种实现方式:一是给每路串行数据配一路数 据传输时钟；二是将数据传输时钟嵌入串行数据流中。随着FPGA(Field－Programmable  Gate Array，现场可编程门阵列)技术的发展，出现一种新方式，在接收端和发送端使用同 源的数据传输时钟，采用一个帧同步信号标志每帧串行数据的起始位，同步传输多路串行 数据。这种方式适用于FPGA作为接收端的多路数据传输，具有链路数量少，设计的复杂 度低的优点。由于存在PCB走线不等长等多种因素，多路数据的稳定期并不能完全对齐， 出现同步时延问题。接收端只有一个采样时钟，当同步时延较大时，采样时刻可能是某路 数据的不稳定期，造成误采样，使数据传输不稳定。解决上述问题的关键是在接收端使用 FPGA测量和调整同步时延。现有的技术采用FPGA的SelectIO资源测量同步时延，要求 传输数据是已知的，量程是FPGA能够实现的数据延迟最大值。当传输数据是需处理才能 得知以及数据传输周期超过上述量程时，将不能完成同步延迟的测量。

发明内容

针对现有技术中不能实现同步时延的测量的这一问题，本发明提供一种基于FPGA的多 路数据传输同步时延的测量方法，本发明通过左移串行数据实现采样点位置的移动，通过 右移采样时钟扩大采样点位置的移动范围，具有高分辨率、宽量程、多路自动测量和抗干 扰性强的优点。

为达到上述目的，本发明采用以下技术方案予以实现。

一种基于FPGA的多路数据传输同步时延的测量方法，应用于现场可编程门阵列FPGA 和上位机；FPGA包括时钟模块、IO延迟模块、移相模块、采样转换模块和选择模块；上 位机包括处理模块和控制模块，其特征在于，包括以下步骤：

步骤1，时钟模块产生数据传输时钟Clk和帧同步信号Frame，并将数据传输时钟Clk 发送至移相模块，将帧同步信号Frame发送至采样转换模块；

步骤2，控制模块接收用户输入的数据链路标号，链路标号对应的串行数据的频率f， 以及链路标号对应的串行数据的信噪比z；将链路标号发送到选择模块；将链路标号对应 的串行数据的频率f和信噪比z发送至处理模块；

控制模块根据IO延迟模块的一阶延迟值S和最大延迟阶J，得到时钟每次相移量P， 其中，时钟每次相移量P取小于等于J×S的值，将时钟每次相移量P发送到移相模块；× 表示相乘；

控制模块根据数据传输时钟Clk的周期T和时钟每次相移量P，得到相移最大次数K， K取小于T除以P的最大正整数；

控制模块设定a为数据的延迟阶，取值范围0～J，J为IO延迟模块的最大延迟阶；设 定b为时钟的相移次数，取值范围0～K；将数据的延迟阶a发送到IO延迟模块，时钟的 相移次数b发送到移相模块；

步骤3，IO延迟模块接收串行数据Data，根据数据的延迟阶a对串行数据Data进行 延迟，延迟量为a×S，其中S为IO延迟模块的一阶延迟值，得到延迟量为a×S的延迟数 据，IO延迟模块将延迟量为a×S的延迟数据发送到采样转换模块；

步骤4，移相模块接收时钟模块发送的数据传输时钟Clk，根据时钟的相移次数b对数 据传输时钟Clk进行移相，移相的间隔为b×P，得到移相的间隔为b×P的采样时钟，移相 模块将移相间隔为b×P的采样时钟发送到采样转换模块；

步骤5，采样转换模块在检测到帧同步信号Frame的上升沿后使用移相间隔为b×P的 采样时钟，采样延迟量为a×S的延迟数据，确定与数据传输时钟Clk上升沿的时间间隔为 L的采样点位置U，其中，L＝b×P-a×S，采样持续m个时钟周期，得到在采样点位置U的 m个时钟周期的采样数据，m为自然数；

采样转换模块对采样数据解串再调整串位，得到调整串位之后的采样数据；将调整串 位之后的采样数据发送至选择模块；选择模块将调整串位之后的采样数据中链路标号对应 的采样数据发送到处理模块；

步骤6，处理模块对链路标号对应的采样数据进行FFT运算，根据FFT的结果，确定 链路标号对应的串行数据的频率f对应的第一频点、在第一频点左右两边选择幅值在0～3db 之内的频点作为第二频点，并且确定第一频点的幅值、第二频点的幅值；

求第一频点的幅值与第二频点的幅值的均方根值，并将第一频点的幅值与第二频点的 幅值的均方根值作为信号有效值A_signal；

求取FFT的结果中除第一频点和第二频点以外其它频点对应的幅值的均方根值，并将 其它频点对应的幅值的均方根值作为噪声的有效值A_noise；

根据信号有效值A_signal和噪声的有效值A_noise计算信噪比SNR，计算公式如下：

SNR＝10lg(A_signal/A_noise)

将判断求得的信噪比SNR是否大于等于信噪比z，如果判断结果为是，采样点位置U 是稳定传输位置；如果判断结果为否，则采样点位置U是不稳定传输位置；

步骤7，控制模块设定数据的延迟阶a增加1，重复步骤3至6，直到当数据的延迟阶 a等于J时，J为IO延迟模块的最大延迟阶，处理模块得到与数据传输时钟Clk上升沿的 时间间隔在(b×P-J×S，b×P)范围内的不稳定传输位置，则执行步骤8；

步骤8，控制模块设定时钟的相移次数b增加1，重复步骤3至7，直到当b等于K 时，K取小于T除以P的最大正整数，处理模块得到与数据传输时钟Clk上升沿的时间间 隔在(-J×S，K×P)范围内的不稳定传输位置；

步骤9，处理模块在与数据传输时钟Clk上升沿的时间间隔在(-J×S，K×P)范围内 的不稳定传输位置中求取与数据传输时钟Clk上升沿的时间间隔的最小值L1和最大值L2； 并且计算链路标号对应的采样数据在传输过程中的同步时延Delay；

当L2小于等于0时，链路标号对应的采样数据在传输过程中的同步时延Delay计算公 式如下：

Delay＝-L2+(L2-L1)/2+O

当L1小于等于0，并且L2大于0，并且-(L2+L1)/2+O大于等于0时，链路标号对应的 采样数据在传输过程中的同步时延Delay计算公式如下：

Delay＝-(L2+L1)/2+O

当L1小于等于0，并且L2大于0，并且-(L2+L1)/2+O小于0时，链路标号对应的采样 数据在传输过程中的同步时延Delay计算公式如下：

Delay＝T-(L2+L1)/2+O

当L1大于0时，链路标号对应的采样数据在传输过程中的同步时延Delay计算公式如 下：

Delay＝T-(L1+(L2-L1)/2)+O

其中，T是数据传输时钟Clk的周期、L1是与数据传输时钟上升沿时间间隔的最小值、 L2是与数据传输时钟上升沿时间间隔的最大值、O是IO延迟的传播延迟。

相应的，本发明提供一种基于FPGA的多路数据传输同步时延的测量系统，其特征在于， 所述测量系统包括现场可编程门阵列FPGA和上位机；FPGA包括时钟模块、IO延迟模块、 移相模块、采样转换模块和选择模块；上位机包括处理模块和控制模块；

时钟模块用于产生数据传输时钟Clk和帧同步信号Frame，并将数据传输时钟Clk发送 至移相模块，将帧同步信号Frame发送至采样转换模块；

控制模块用于接收用户输入的数据链路标号，链路标号对应的串行数据的频率f，以及 链路标号对应的串行数据的信噪比z；将链路标号发送到选择模块；将链路标号对应的串 行数据的频率f和信噪比z发送至处理模块；

控制模块还用于根据IO延迟模块的一阶延迟值S和最大延迟阶J，得到时钟每次相移 量P，其中，时钟每次相移量P取小于等于J×S的值，将时钟每次相移量P发送到移相模 块；×表示相乘；根据数据传输时钟Clk的周期T和时钟每次相移量P，得到相移最大次 数K，K取小于T除以P的最大正整数；设定a为数据的延迟阶，取值范围0～J，J为IO 延迟模块的最大延迟阶；设定b为时钟的相移次数，取值范围0～K；将数据的延迟阶a发 送到IO延迟模块，时钟的相移次数b发送到移相模块；

IO延迟模块用于接收串行数据Data，根据数据的延迟阶a对串行数据Data进行延迟， 延迟量为a×S，其中S为IO延迟模块的一阶延迟值，得到延迟量为a×S的延迟数据，将 延迟量为a×S的延迟数据发送到采样转换模块；

移相模块用于接收时钟模块发送的数据传输时钟Clk，根据时钟的相移次数b对数据 传输时钟Clk进行移相，移相的间隔为b×P，得到移相的间隔为b×P的采样时钟，移相模 块将移相间隔为b×P的采样时钟发送到采样转换模块；

采样转换模块用于在检测到帧同步信号Frame的上升沿后使用移相间隔为b×P的采样 时钟，采样延迟量为a×S的延迟数据，确定与数据传输时钟Clk上升沿的时间间隔为L的 采样点位置U，其中，L＝b×P-a×S，采样持续m个时钟周期，得到在采样点位置U的m 个时钟周期的采样数据，m为自然数；

采样转换模块还用于对采样数据解串再调整串位，得到调整串位之后的采样数据；将 调整串位之后的采样数据发送至选择模块；选择模块将调整串位之后的采样数据中链路标 号对应的采样数据发送到处理模块；

处理模块用于对链路标号对应的采样数据进行FFT运算，根据FFT的结果，确定链路 标号对应的串行数据的频率f对应的第一频点、在第一频点左右两边选择幅值在0～3db之 内的频点作为第二频点，并且确定第一频点的幅值、第二频点的幅值；求第一频点的幅值 与第二频点的幅值的均方根值，并将第一频点的幅值与第二频点的幅值的均方根值作为信 号有效值A_signal；求取FFT的结果中除第一频点和第二频点以外其它频点对应的幅值的均方 根值，并将其它频点对应的幅值的均方根值作为噪声的有效值A_noise；根据信号有效值A_signal和噪声的有效值A_noise计算信噪比SNR，计算公式如下：

SNR＝10lg(A_signal/A_noise)

将判断求得的信噪比SNR是否大于等于信噪比z，如果判断结果为是，采样点位置U 是稳定传输位置；如果判断结果为否，则采样点位置U是不稳定传输位置；

控制模块还用于设定数据的延迟阶a增加1，直到当数据的延迟阶a等于J时，J为IO 延迟模块的最大延迟阶，处理模块得到与数据传输时钟Clk上升沿的时间间隔在 (b×P-J×S，b×P)范围内的不稳定传输位置；设定时钟的相移次数b增加1，直到当b 等于K时，K取小于T除以P的最大正整数，处理模块得到与数据传输时钟Clk上升沿的 时间间隔在(-J×S，K×P)范围内的不稳定传输位置；

处理模块还用于在与数据传输时钟Clk上升沿的时间间隔在(-J×S，K×P)范围内的 不稳定传输位置中求取与数据传输时钟Clk上升沿的时间间隔的最小值L1和最大值L2； 并且计算链路标号对应的采样数据在传输过程中的同步时延Delay；

当L2小于等于0时，链路标号对应的采样数据在传输过程中的同步时延Delay计算公 式如下：

Delay＝-L2+(L2-L1)/2+O

当L1小于等于0，并且L2大于0，并且-(L2+L1)/2+O大于等于0时，链路标号对应的 采样数据在传输过程中的同步时延Delay计算公式如下：

Delay＝-(L2+L1)/2+O

当L1小于等于0，并且L2大于0，并且-(L2+L1)/2+O小于0时，链路标号对应的采样 数据在传输过程中的同步时延Delay计算公式如下：

Delay＝T-(L2+L1)/2+O

当L1大于0时，链路标号对应的采样数据在传输过程中的同步时延Delay计算公式如 下：

Delay＝T-(L1+(L2-L1)/2)+O

其中，T是数据传输时钟Clk的周期、L1是与数据传输时钟上升沿时间间隔的最小值、 L2是与数据传输时钟上升沿时间间隔的最大值、O是IO延迟的传播延迟。

与现有技术相比，本发明具有突出的实质性特点和显著的进步。本发明与现有方法相 比，具有以下优点：

(1)分辨率高

由于测量的分辨率取决于相邻两个采样点位置的间隔，本发明通过IO延迟模块延迟数 据移动采样点位置，移动的间隔为时间间隔很小的IO延迟模块一阶延迟值S，进而提高了 测量的分辨率。

(2)量程宽

本发明通过移相模块移相采样时钟，增大了采样点位置移动的距离，扩大了采样范围， 实现了宽量程。

(3)多路自动测量

本发明使用控制模块控制整个数据采样和处理过程，根据用户输入的链路标号测量该 链路标号对应的数据传输的同步时延，具有多路自动测量的特点。

(4)抗干扰性强

本发明使用的IO延迟模块和移相模块均由FPGA芯片硬核资源构成，不受FPGA芯片本身 电压和温度变化的影响，所以本发明具有抗干扰性强的优点。

附图说明

下面结合附图和具体实施方式对本发明做进一步说明。

图1是本发明的多路数据传输同步时延的测量系统框图；

图2是本发明的同步传输方式的时序图；

图3是本发明的采样点位置U的示意图；

图4是本发明的数据延迟示意图；

图5是本发明的相移示意图；

图6是本发明的采样点位置U移动范围的示意图；

图7是本发明的时延示意图。

具体实施方式

参照图1，说明本发明的基于FPGA的多路数据传输同步时延的测量方法，应用于现场 可编程门阵列FPGA和上位机；FPGA包括时钟模块、IO延迟模块、移相模块、采样转换 模块和选择模块；上位机包括处理模块和控制模块，包括以下步骤：

步骤1，如图2所示，时钟模块产生数据传输时钟Clk和帧同步信号Frame，并将数据 传输时钟Clk发送至移相模块，将帧同步信号Frame发送至采样转换模块；

步骤2，控制模块接收用户输入的数据链路标号，链路标号对应的串行数据的频率f， 以及链路标号对应的串行数据的信噪比z；将链路标号发送到选择模块；将链路标号对应 的串行数据的频率f和信噪比z发送至处理模块；

控制模块根据IO延迟模块的一阶延迟值S和最大延迟阶J，得到时钟每次相移量P， 其中，时钟每次相移量P取小于等于J×S的值，将时钟每次相移量P发送到移相模块；× 表示相乘；

本发明中IO延迟模块的最大延迟阶j根据实际FPGA进行设置。示例性的，最大延迟 阶j选择可以为31阶。

控制模块根据数据传输时钟Clk的周期T和时钟每次相移量P，得到相移最大次数K， K取小于T除以P的最大正整数；

控制模块设定a为数据的延迟阶，取值范围0～J，J为IO延迟模块的最大延迟阶；设 定b为时钟的相移次数，取值范围0～K；将数据的延迟阶a发送到IO延迟模块，时钟的 相移次数b发送到移相模块；

步骤3，IO延迟模块接收串行数据Data，根据数据的延迟阶a对串行数据Data进行延 迟，延迟量为a×S，其中S为IO延迟模块的一阶延迟值，得到延迟量为a×S的延迟数据， IO延迟模块将延迟量为a×S的延迟数据发送到采样转换模块；从图1可见，IO延迟模块 可以接收n路的串行数据Data，通过控制模块接收用户输入的数据链路标号获取该链路标 号对应的串行数据的同步时延。

步骤4，移相模块接收时钟模块发送的数据传输时钟Clk，根据时钟的相移次数b对数 据传输时钟Clk进行移相，移相的间隔为b×P，得到移相的间隔为b×P的采样时钟，移相 模块将移相间隔为b×P的采样时钟发送到采样转换模块；

步骤5，如图3所示，采样转换模块在检测到帧同步信号Frame的上升沿后使用移相 间隔为b×P的采样时钟，采样延迟量为a×S的延迟数据，确定与数据传输时钟Clk上升 沿的时间间隔为L的采样点位置U，其中，L＝b×P-a×S，采样持续m个时钟周期，得到在 采样点位置U的m个时钟周期的采样数据，m为自然数；

采样转换模块对采样数据解串再调整串位，得到调整串位之后的采样数据；将调整串 位之后的采样数据发送至选择模块；选择模块将调整串位之后的采样数据中链路标号对应 的采样数据发送到处理模块；

步骤6，处理模块对链路标号对应的采样数据进行(Fast Fourier Transformation，快速 傅氏变换)FFT运算，根据FFT的结果，确定链路标号对应的串行数据的频率f对应的第 一频点、在第一频点左右两边选择幅值在0～3db之内的频点作为第二频点，并且确定第一 频点的幅值、第二频点的幅值；

求第一频点的幅值与第二频点的幅值的均方根值，并将第一频点的幅值与第二频点的 幅值的均方根值作为信号有效值A_signal；

求取FFT的结果中除第一频点和第二频点以外其它频点对应的幅值的均方根值，并将 其它频点对应的幅值的均方根值作为噪声的有效值A_noise；

根据信号有效值A_signal和噪声的有效值A_noise计算信噪比SNR，计算公式如下：

SNR＝10lg(A_signal/A_noise)

将判断求得的信噪比SNR是否大于等于信噪比z，如果判断结果为是，采样点位置U 是稳定传输位置；如果判断结果为否，则采样点位置U是不稳定传输位置；

步骤7，如图4所示，控制模块设定数据的延迟阶a增加1，重复步骤3至6，直到当 数据的延迟阶a等于J时，J为IO延迟模块的最大延迟阶，处理模块得到与数据传输时钟 Clk上升沿的时间间隔在(b×P-J×S，b×P)范围内的不稳定传输位置，则执行步骤8；

步骤8，如图5所示，控制模块设定时钟的相移次数b增加1，重复步骤3至7，直到 当b等于K时，K取小于T除以P的最大正整数，处理模块得到与数据传输时钟Clk上升 沿的时间间隔在(-J×S，K×P)范围内的不稳定传输位置；如图6所示。

本发明中，在(-j*S，k*P)范围内的不稳定传输位置发生在数据传输的不稳定期内， 如图7所示。

步骤9，参照图7，处理模块在与数据传输时钟Clk上升沿的时间间隔在(-J×S，K×P) 范围内的不稳定传输位置中求取与数据传输时钟Clk上升沿的时间间隔的最小值L1和最 大值L2；并且计算链路标号对应的采样数据在传输过程中的同步时延Delay；

当L2小于等于0时，链路标号对应的采样数据在传输过程中的同步时延Delay计算公 式如下：

Delay＝-L2+(L2-L1)/2+O

当L1小于等于0，并且L2大于0，并且-(L2+L1)/2+O大于等于0时，链路标号对应的 采样数据在传输过程中的同步时延Delay计算公式如下：

Delay＝-(L2+L1)/2+O

当L1小于等于0，并且L2大于0，并且-(L2+L1)/2+O小于0时，链路标号对应的采样 数据在传输过程中的同步时延Delay计算公式如下：

Delay＝T-(L2+L1)/2+O

当L1大于0时，链路标号对应的采样数据在传输过程中的同步时延Delay计算公式如 下：

Delay＝T-(L1+(L2-L1)/2)+O

其中，T是数据传输时钟Clk的周期、L1是与数据传输时钟上升沿时间间隔的最小值、 L2是与数据传输时钟上升沿时间间隔的最大值、O是IO延迟的传播延迟。

,相应的，本发明还提供一种基于FPGA的多路数据传输同步时延的测量系统，如图1 所示，所述测量系统包括现场可编程门阵列FPGA和上位机；FPGA包括时钟模块、IO延 迟模块、移相模块、采样转换模块和选择模块；上位机包括处理模块和控制模块；

时钟模块用于产生数据传输时钟Clk和帧同步信号Frame，并将数据传输时钟Clk发送 至移相模块，将帧同步信号Frame发送至采样转换模块；

控制模块用于接收用户输入的数据链路标号，链路标号对应的串行数据的频率f，以及 链路标号对应的串行数据的信噪比z；将链路标号发送到选择模块；将链路标号对应的串 行数据的频率f和信噪比z发送至处理模块；

控制模块还用于根据IO延迟模块的一阶延迟值S和最大延迟阶J，得到时钟每次相移 量P，其中，时钟每次相移量P取小于等于J×S的值，将时钟每次相移量P发送到移相模 块；×表示相乘；根据数据传输时钟Clk的周期T和时钟每次相移量P，得到相移最大次 数K，K取小于T除以P的最大正整数；设定a为数据的延迟阶，取值范围0～J，J为IO 延迟模块的最大延迟阶；设定b为时钟的相移次数，取值范围0～K；将数据的延迟阶a发 送到IO延迟模块，时钟的相移次数b发送到移相模块；

IO延迟模块用于接收串行数据Data，根据数据的延迟阶a对串行数据Data进行延迟， 延迟量为a×S，其中S为IO延迟模块的一阶延迟值，得到延迟量为a×S的延迟数据，将 延迟量为a×S的延迟数据发送到采样转换模块；

移相模块用于接收时钟模块发送的数据传输时钟Clk，根据时钟的相移次数b对数据 传输时钟Clk进行移相，移相的间隔为b×P，得到移相的间隔为b×P的采样时钟，移相模 块将移相间隔为b×P的采样时钟发送到采样转换模块；

采样转换模块用于在检测到帧同步信号Frame的上升沿后使用移相间隔为b×P的采样 时钟，采样延迟量为a×S的延迟数据，确定与数据传输时钟Clk上升沿的时间间隔为L的 采样点位置U，其中，L＝b×P-a×S，采样持续m个时钟周期，得到在采样点位置U的m 个时钟周期的采样数据，m为自然数；

采样转换模块还用于对采样数据解串再调整串位，得到调整串位之后的采样数据；将 调整串位之后的采样数据发送至选择模块；选择模块将调整串位之后的采样数据中链路标 号对应的采样数据发送到处理模块；

处理模块用于对链路标号对应的采样数据进行FFT运算，根据FFT的结果，确定链路 标号对应的串行数据的频率f对应的第一频点、在第一频点左右两边选择幅值在0～3db之 内的频点作为第二频点，并且确定第一频点的幅值、第二频点的幅值；求第一频点的幅值 与第二频点的幅值的均方根值，并将第一频点的幅值与第二频点的幅值的均方根值作为信 号有效值A_signal；求取FFT的结果中除第一频点和第二频点以外其它频点对应的幅值的均方 根值，并将其它频点对应的幅值的均方根值作为噪声的有效值A_noise；根据信号有效值A_signal和噪声的有效值A_noise计算信噪比SNR，计算公式如下：

SNR＝10lg(A_signal/A_noise)

将判断求得的信噪比SNR是否大于等于信噪比z，如果判断结果为是，采样点位置U 是稳定传输位置；如果判断结果为否，则采样点位置U是不稳定传输位置；

控制模块还用于设定数据的延迟阶a增加1，直到当数据的延迟阶a等于J时，J为IO 延迟模块的最大延迟阶，处理模块得到与数据传输时钟Clk上升沿的时间间隔在 (b×P-J×S，b×P)范围内的不稳定传输位置；设定时钟的相移次数b增加1，直到当b 等于K时，K取小于T除以P的最大正整数，处理模块得到与数据传输时钟Clk上升沿的 时间间隔在(-J×S，K×P)范围内的不稳定传输位置；

处理模块还用于在与数据传输时钟Clk上升沿的时间间隔在(-J×S，K×P)范围内的 不稳定传输位置中求取与数据传输时钟Clk上升沿的时间间隔的最小值L1和最大值L2； 并且计算链路标号对应的采样数据在传输过程中的同步时延Delay；

当L2小于等于0时，链路标号对应的采样数据在传输过程中的同步时延Delay计算公 式如下：

Delay＝-L2+(L2-L1)/2+O

当L1小于等于0，并且L2大于0，并且-(L2+L1)/2+O大于等于0时，链路标号对应的 采样数据在传输过程中的同步时延Delay计算公式如下：

Delay＝-(L2+L1)/2+O

当L1小于等于0，并且L2大于0，并且-(L2+L1)/2+O小于0时，链路标号对应的采样 数据在传输过程中的同步时延Delay计算公式如下：

Delay＝T-(L2+L1)/2+O

当L1大于0时，链路标号对应的采样数据在传输过程中的同步时延Delay计算公式如 下：

Delay＝T-(L1+(L2-L1)/2)+O

其中，T是数据传输时钟Clk的周期、L1是与数据传输时钟上升沿时间间隔的最小值、 L2是与数据传输时钟上升沿时间间隔的最大值、O是IO延迟的传播延迟。

本发明实施例提供了基于FPGA的多路数据传输同步时延的测量方法及系统，相对于 现有技术中不能实现测量的现状，本发明由于测量的分辨率取决于相邻两个采样点位置的 间隔，本发明通过IO延迟模块延迟数据移动采样点位置，移动的间隔为时间间隔很小的 IO延迟模块一阶延迟值S，进而提高了测量的分辨率。通过移相模块移相采样时钟，增大 了采样点位置移动的距离，扩大了采样范围，实现了宽量程。

进一步的，本发明使用控制模块控制整个数据采样和处理过程，根据用户输入的链路 标号测量该链路标号对应的数据传输的同步时延，具有多路自动测量的特点。本发明使 用的IO延迟模块和移相模块均由FPGA芯片硬核资源构成，不受FPGA芯片本身电压和温度 变化的影响，所以本发明具有抗干扰性强的优点。