用于锁相环的相位比较器

摘要

本发明公开了一种用于锁相环的相位比较器，由四级与非门连接成的异或门组成，四级与非门都分别由PMOS和NMOS管连接形成，第一级与非门的PMOS和NMOS管的沟道宽长比分别为第二和三级与非门的PMOS和NMOS管的沟道宽长比的N倍，第二和三级与非门的PMOS和NMOS管的沟道宽长比分别为第四级与非门的PMOS和NMOS管的沟道宽长比的M倍。根据锁相环的工作频率的大小确定M和N值的大小，当锁相环的工作频率提高时，N和M值相应提高，通过提高N值使相位比较器的电流增加、通过提高M值使所述相位比较器的寄生电容减少。本发明具有较高灵敏度，能实现在较高工作频率时候也能准确地检测出相位差，能提高锁相环的性能。

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种用于锁相环的相位比较器。

背景技术

锁相技术一般采用锁相环电路(Phase Locked Loop，PLL)实现，已提出近100年， 在电子系统中应用广泛，同时对性能的要求也越来越高。现有PLL芯片向着频率高、 频带宽、集成度大、功耗低、价格低廉、功能强大等方向发展。锁相环电路中，是通 过相位比较器来实现相位差的比较的，在工作频率较高时，如果相位比较器的灵敏度 较低，高频的相位差就不能被正确的检测出来，因此会影响整个锁相环的性能。随着 工作频率越来越高，如果相位比较器没有正确的检测出相位差，最终会使锁相环性能 下降，所以如何设计出高灵敏度的相位比较器是高性能锁相环设计需要解决的主要问 题。

发明内容

本发明所要解决的技术问题是提供一种用于锁相环的相位比较器，具有较高灵敏 度，能实现在较高工作频率时候也能准确地检测出相位差，从而能提高锁相环的性能。

为解决上述技术问题，本发明提供的用于锁相环的相位比较器为一个由四级与非 门连接形成的异或门，第一级与非门的第一输入端连接第一输入信号、第二输入端连 接第二输入信号，第二级与非门的第一输入端连接第一输入信号、第二输入端连接所 述第一级与非门的输出端，第三级与非门的第一输入端连接第二输入信号、第二输入 端连接所述第一级与非门的输出端，第四级与非门的第一输入端连接所述第二级与非 门的输出端、所述第四级与非门的第二输入端连接所述第三级与非门的输出端；所述 第四级与非门的输出端输出所述相位比较器的输出信号。

四级与非门都分别由PMOS晶体管和NMOS晶体管连接形成，所述第二级与非门 和所述第三级与非门的PMOS晶体管的沟道宽长比相等、NMOS管的沟道宽长比也相等；

所述第一级与非门的PMOS晶体管的沟道宽长比为所述第二级与非门的PMOS晶体 管的沟道宽长比的N倍，所述第一级与非门的NMOS晶体管的沟道宽长比为所述第二 级与非门的NMOS晶体管的沟道宽长比的N倍，N为大于1的值。

所述第二级与非门的PMOS晶体管的沟道宽长比为所述第四级与非门的PMOS晶体 管的沟道宽长比的M倍，所述第二级与非门的NMOS晶体管的沟道宽长比为所述第四 级与非门的NMOS晶体管的沟道宽长比的M倍，M为大于1的值。

根据所述锁相环的工作频率的大小确定M和N值的大小，当所述锁相环的工作频 率提高时，N和M值相应提高，通过提高N值使所述相位比较器的电流增加、通过提 高M值使所述相位比较器的寄生电容减少；M和N的设置标准为要求使得所述相位比 较器的输出信号中的误差电压到达高电平的水平，所述误差电压为所述第一输入信号 和所述第二输入信号之间下降沿的之间的相位差所产生的相位比较电压。

进一个的改进是，所述四级与非门都分别由如下电路结构组成：

第一PMOS管和第二PMOS管，所述第一PMOS管和所述第二PMOS管的源极都接电 源电压。

第一NMOS管和第二NMOS管，所述第一PMOS管、所述第二PMOS管和所述第一NMOS 管的漏极连接在一起，所述第一NMOS管的源极接所述第二NMOS管的漏极，所述第二 NMOS管的源极接地。

所述第一PMOS管和所述第一NMOS管的栅极连接在一起并作为第一输入端，所述 第二PMOS管和所述第二NMOS管的栅极连接在一起并作为第二输入端。

进一个的改进是，所述锁相环的工作频率为GHZ以上。

进一个的改进是，N为8，M为4。

进一个的改进是，所述第一级与非门的PMOS晶体管的沟道宽度为40微米、沟道 长度为300纳米，NMOS晶体管的沟道宽度为20微米、沟道长度为350纳米；所述第 二级与非门的PMOS晶体管的沟道宽度为5微米、沟道长度为300纳米，NMOS晶体管 的沟道宽度为2.5微米、沟道长度为350纳米；所述第三级与非门的PMOS晶体管的 沟道宽度为5微米、沟道长度为300纳米，NMOS晶体管的沟道宽度为2.5微米、沟道 长度为350纳米；所述第四级与非门的PMOS晶体管的沟道宽度为1.25微米、沟道长 度为300纳米，NMOS晶体管的沟道宽度为625纳米、沟道长度为350纳米。

本发明通过对相位比较器的每级尺寸比例的控制，能够达到在较高工作频率的时 候也能准确地检测出相位差，从而能提高相位比较器的灵敏度，能产生正确的压控振 荡器的控制电压，使压控振荡器的输出反馈精确的跟踪输入的变化，能给高性能锁相 环提供良好的保障。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是本发明实施例锁相环的S域示意图；

图2是本发明实施例锁相环的波特图；

图3是本发明实施例用于锁相环的相位比较器的门级电路结构图；

图4是本发明实施例用于锁相环的相位比较器的晶体管级电路结构图；

图5是现有用于锁相环的相位比较器仿真曲线；

图6是本发明实施例用于锁相环的相位比较器仿真曲线。

具体实施方式

锁相环一般包括依次连接的鉴频鉴相器（PFD）、电荷泵、低通滤波器、压控振荡 器以及预分频器和低频分频器。锁相环是具有非线性的反馈系统。然而，通过线性分 析可以对其基本的操作做出很好的近似。在这样的分析中，Laplace变换是一个很有 用的工具。传输函数的相关概念，即描述一个线性电路的输入端和输出端在S域的关 系，被用于分析PLL的开环和闭环特性。如图1所示，为一个简化的本发明实施例锁 相环的S域示意图。鉴频鉴相器和电荷泵合并为一个模块101，由传输参数K_PFD表示， 传输参数K_PFD等于I_CP/2π，处Icp也即为图1中的Iout（s）。二阶环路滤波器形成 的低通滤波器的阻抗由Z_LPF表示。压控振荡器（VCO）由模块103表示，其转换增益K_VCO表示对于调谐电压Vcont（s）频率的敏感度。预分频电路和低频分频器分别由模块 104和模块105表示，分频比例分别由P和N表示，模块103输出频率信号Fout，预 分频电路104输出频率信号Fout/P，低频分频器105输出频率信号F_bck。上述综合器 即锁相环的开环传输函数可以定义成：

$H_{\mathrm{OL}}\left(s\right)=\frac{K_{\mathrm{PFD}}{K}_{\mathrm{VCO}}{Z}_{\mathrm{LPF}}\left(s\right)}{N·P·s}---\left(1\right)$

显示了一个由VCO引起的在原点处的极点。整个环路的动态特性由环路滤波器的 传输函数决定，在这个例子中它是一个阻抗函数，它将电荷泵电流转换成VCO的调谐 电压。Z_LPF(s)表示成

$Z_{\mathrm{LPF}}\left(s\right)=\frac{1+s{R}_1{C}_1}{s(s{R}_1{C}_1{C}_2+C_1+C_2)}---\left(2\right)$

等式（2）表明第一个环路滤波器的极点在ω_p1＝0处，零点在

ω_z＝1/R₁C₁    （3）

两个在原点处的极点（第一个由于VCO产生，第二个为ω_p1）可以补偿当相位裕 度为0时环路的非稳定。加入ω_z稳定了环路，合适的位置可以提供足够的相位裕度， 以确保环路稳定。为了得到一个对于第二个极点有意义的表达式，即和ω_z相关。通过 在公式（2）中引入变量m=(C₁+C₂)/C₂，得到：

$Z_{\mathrm{LPF}}\left(s\right)=R_1\frac{1+s/{\omega }_z}{s(1+\frac{\frac{s}{C_1+C_2}}{R_1{C}_1{C}_2})/{\omega }_z}\frac{m-1}{m}---\left(4\right)$

它表明第二个环路滤波器的极点在

${\omega }_{p2}=\frac{1}{R_1{C}_1}\frac{C_1+C_2}{C_2}={\mathrm{m\omega }}_z---\left(5\right)$

将Z_LPF(s)化简成

$Z_{\mathrm{LPF}}\left(s\right)=R_1\frac{1+s/{\omega }_z}{s(1+\frac{s}{{\omega }_{p2}})}\frac{m-1}{m}---\left(6\right)$

使用公式（6），开环传输函数可以重新写为：

$H_{\mathrm{OL}}\left(s\right)=A\frac{1+s/{\omega }_z}{s^2(1+\frac{s}{{\omega }_{p2}})/{\omega }_z}\frac{m-1}{m}---\left(7\right)$

其中A为

$A=\frac{K_{\mathrm{PFD}}{K}_{\mathrm{VCO}}{R}_1}{N·P}---\left(8\right)$

在波特图中可以画出开环传输函数的幅度和相位，用于查看极点和零点的位置以 及环路稳定的条件。如图2所示，在零点ω_z，斜率由40下降为20dB/dec，更重要 的是，使相位从-180度开始增加。幅值为1或者0-dB处相位的值称为相位裕度（PM）。 频率的交叉点为PLL的环路带宽，由ω_c表示。后者的计算是通过使式（7）H_OL(s)的 幅度为1，从而得到：

${\omega }_c=A\frac{m-1}{m}\frac{\cos \left({\phi }_{p2}\right)}{\sin \left({\phi }_z\right)}---\left(9\right)$

其中，${\phi }_z={\tan }^{-1}({\omega }_c/{\omega }_z),$${\phi }_{p2}={\tan }^{-1}({\omega }_c/{\omega }_{p2}).$相位裕度表示为：

理想地，要使相位裕度最大以确保环路的稳定，当然也要满足决定极点和零点位 置的电阻和电容值的变化。可能的最大相位裕度可以通过对公式（10）进行微分运算 而得到：

$({\omega }_c{)}_{\mathrm{for}\max \mathrm{PM}}=\sqrt{{\omega }_z{\omega }_{p2}}=\sqrt{m}{\omega }_z---\left(11\right)$

将ω_c代入公式（10），得到最大相位裕度：

公式（11），（12）表明，对于最佳稳定（最大的PM），单位增益交叉点应该为零 点和第二极点的几何平均值，因为这是相位离180度最远的位置。最大相位裕度由电 容比例（m）唯一决定，它也是第二个极点（ω_p2）和零点（ω_z）的比值。使可以注意到sin(φ_z)＝cos(φ_p2)，将公式（9）简化为

${\omega }_c=A\frac{m-1}{m}=\frac{K_{\mathrm{PFD}}{K}_{\mathrm{VCO}}{R}_1}{N·P}\frac{m-1}{m}=\frac{K_{\mathrm{PFD}}{K}_{\mathrm{VCO}}{R}_1}{N·P}\frac{C_1}{C_1+C_2}---\left(13\right)$

三阶PLL的闭环传输函数为：

$H_{\mathrm{CL}}\left(s\right)\frac{1+s/{\omega }_z}{1+\frac{s}{{\omega }_z}\frac{s^2}{{\mathrm{K\omega }}_z\frac{m-1}{m}}(1+\frac{s}{{\omega }_{p2}})}---\left(14\right)$

由以上理论分析可知对相位差的灵敏度在一定程度上决定了锁相环性能的高低， 所以PFD模块的灵敏度设计至关重要。而PFD模块中的相位比较器由一异或门组成， 该相位比较器是设计的关键。如图3所示，是本发明实施例用于锁相环的相位比较器 的门级电路结构图；本发明实施例用于锁相环的相位比较器为一个由四级与非门连接 形成的异或门，第一级与非门1的第一输入端连接第一输入信号vin1、第二输入端连 接第二输入信号vin2，第二级与非门2的第一输入端连接第一输入信号vin1、第二 输入端连接所述第一级与非门1的输出端，第三级与非门3的第一输入端连接第二输 入信号vin2、第二输入端连接所述第一级与非门1的输出端，第四级与非门4的第一 输入端连接所述第二级与非门2的输出端、所述第四级与非门4的第二输入端连接所 述第三级与非门3的输出端；所述第四级与非门4的输出端输出所述相位比较器的输 出信号vout。

四级与非门都分别由PMOS晶体管和NMOS晶体管连接形成。如图4所示，是本发 明实施例用于锁相环的相位比较器的晶体管级电路结构图；所述四级与非门都分别由 如下电路结构组成：

第一PMOS管和第二PMOS管，所述第一PMOS管和所述第二PMOS管的源极都接电 源电压Vdd。

第一NMOS管和第二NMOS管，所述第一PMOS管、所述第二PMOS管和所述第一NMOS 管的漏极连接在一起，所述第一NMOS管的源极接所述第二NMOS管的漏极，所述第二 NMOS管的源极接地。

所述第一PMOS管和所述第一NMOS管的栅极连接在一起并作为第一输入端，所述 第二PMOS管和所述第二NMOS管的栅极连接在一起并作为第二输入端。

所述第二级与非门2和所述第三级与非门3的PMOS晶体管的沟道宽长比相等、 NMOS管的沟道宽长比也相等；

所述第一级与非门1的PMOS晶体管的沟道宽长比为所述第二级与非门2的PMOS 晶体管的沟道宽长比的N倍，所述第一级与非门1的NMOS晶体管的沟道宽长比为所 述第二级与非门2的NMOS晶体管的沟道宽长比的N倍，N为大于1的值。

所述第二级与非门2的PMOS晶体管的沟道宽长比为所述第四级与非门4的PMOS 晶体管的沟道宽长比的M倍，所述第二级与非门2的NMOS晶体管的沟道宽长比为所 述第四级与非门4的NMOS晶体管的沟道宽长比的M倍，M为大于1的值。

根据所述锁相环的工作频率的大小确定M和N值的大小，当所述锁相环的工作频 率提高时，N和M值相应提高，通过提高N值使所述相位比较器的电流增加、通过提 高M值使所述相位比较器的寄生电容减少；M和N的设置标准为要求使得所述相位比 较器的输出信号vout中的误差电压到达高电平的水平，高电平要求达到电源电压Vdd 的50%以上。所述误差电压为所述第一输入信号vin1和所述第二输入信号vin2之间 下降沿的之间的相位差所产生的相位比较电压。

作为较佳选择，N为8，M为4。

在现有技术中，四级与非门的PMOS晶体管的沟道的宽长比都相等、NMOS晶体管 的宽长比也都相等，为了提高相位比较器的灵敏度，现有技术中是通过增加四级与非 门中的各晶体管的沟道的宽长比来实现的，这样能够使得电流提高。但是由于现有技 术中四级与非门的PMOS晶体管的沟道的宽长比都相等、NMOS晶体管的宽长比也都相 等，提高晶体管的宽长比之后，也同时带来了寄生电容增加的问题，最后还是无法实 现对GHZ以上的高工作频率的相位差的检测。如图5所示，是现有用于锁相环的相位 比较器仿真曲线；仿真中的当每级与非门的晶体管的宽长比为相同，具体参数为：PMOS 晶体管的宽度为40微米、长度为300纳米，NMOS晶体管的宽度为20微米、长度为 350纳米，其中电源电压为3.3V。从图5可以看出，在频率到达GH以上时，可以明 显的看到在电源电压为3.3V的时候检测到误差电压仅为0.22V，误差电压为第一输入 信号vin1和第二输入信号vin2之间下降沿的之间的相位差所产生的相位比较电压。 由于误差安逸仅为0.22V，连电源电压的1/10都不到，为一低电平，显然是无法检测 出第一输入信号vin1和第二输入信号vin2之间下降沿的之间的相位差，这对高性能 锁相环是绝对不能容忍的，所以这种普通的设计方法在高频的时候不可取。

如图6所示，是本发明实施例用于锁相环的相位比较器仿真曲线。仿真中，本发 明实施例的各级与非门的晶体管的沟道参数为，N为8，M为4，所述第一级与非门1 的PMOS晶体管的沟道宽度为40微米、沟道长度为300纳米，NMOS晶体管的沟道宽度 为20微米、沟道长度为350纳米；所述第二级与非门2的PMOS晶体管的沟道宽度为 5微米、沟道长度为300纳米，NMOS晶体管的沟道宽度为2.5微米、沟道长度为350 纳米；所述第三级与非门3的PMOS晶体管的沟道宽度为5微米、沟道长度为300纳 米，NMOS晶体管的沟道宽度为2.5微米、沟道长度为350纳米；所述第四级与非门4 的PMOS晶体管的沟道宽度为1.25微米、沟道长度为300纳米，NMOS晶体管的沟道宽 度为625纳米、沟道长度为350纳米。本发明实施例测试时的测试频率也到达GH以 上时，可以明显的看到在电源电压为3.3V的时候检测到误差电压已经达到3.2V。由 于误差安逸为3.2V，连电源电压相接近，为一高电平，显然能够很好的检测出第一输 入信号vin1和第二输入信号vin2之间下降沿的之间的相位差，能够大大提高相位比 较器的检测灵敏度，所以本发明实施例通过对相位比较器的尺寸比例进行优化后，能 够大大提升锁相环的性能。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这 些也应视为本发明的保护范围。