用于基于向量写掩码的内容而在通用寄存器中存储两个标量常数之一的指令

摘要

根据一个实施例，取出指令的表示。该指令的格式指定来自单个向量写掩码寄存器的其唯一源操作数，并将单个通用寄存器指定为其目的地。此外，该指令的格式包括第一字段和第二字段，该第一字段的内容选择该单个向量写掩码寄存器，而该第二字段的内容选择该单个通用寄存器。该源操作数是包括多个一位向量写掩码元素的写掩码，该多个一位向量写掩码元素对应于架构向量寄存器内的不同的多位数据元素位置。该方法还包括：响应于执行所述单个指令的单次出现，将数据存储在所述单个通用寄存器中，使得所述单个通用寄存器的内容基于源操作数中多个一位向量写掩码元素是否为全0而表示第一或第二标量常数。

说明书

技术领域

本发明的各实施例涉及处理器领域；更具体而言，涉及用于基于写掩码内 容设置通用寄存器中的标量值的指令。

背景技术

指令集，或指令集架构(ISA)是涉及编程的计算机架构的一部分，并可 以包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异 常处理、以及外部输入和输出(I/O)。应当注意，在本文中术语指令一般指 宏指令——即被提供给处理器(或指令转换器，该指令转换器(例如使用静态 二进制翻译、包括动态编译的动态二进制翻译)将指令翻译、变形、仿真，或 以其他方式将指令转换成要由处理器处理的一个或多个指令)以用于执行的指 令——而不是微指令或微操作——它们是处理器的解码器解码宏指令的结果。

指令集架构与微架构不同，该微架构是实现ISA的处理器的内部设计。带 有不同的微架构的处理器可以共享共同的指令集。例如，Intel Pentium4处理 器、Intel Core处理器，以及位于Sunnyvale CA的Advanced Micro Devices公 司的处理器实现x86指令集的几乎相同的版本(带有被添加到较新的版本中的 某些扩展)，但是，具有不同的内部设计。例如，ISA的相同寄存器架构在不 同的微架构中可使用已知的技术以不同方法来实现，包括专用物理寄存器、使 用寄存器重命名机制(诸如，使用寄存器别名表RAT、重排序缓冲器ROB、 以及引退寄存器组；使用多个映射和寄存器池)的一个或多个动态分配物理寄 存器等。除非另作说明，短语“寄存器架构”、“寄存器组”，以及寄存器是 指对软件/编程器以及指令指定寄存器的方式可见的东西。在需要特殊性的情况 下，形容词“逻辑、架构，或软件可见的”将用于表示寄存器架构中的寄存器 /组，而不同的形容词将用于指定给定微型架构中的寄存器(例如，物理寄存器、 重新排序缓冲器、引退寄存器、寄存器池)。

指令集包括一个或多个指令格式。给定指令格式定义各种字段(位数、位 的位置)以指定，其中，要执行的操作(operand)以及将对其进行操作的操作 数。从而，ISA的每个指令是使用给定指令格式来表达的，并且包括用于指定 操作和操作数的字段。例如，示例性ADD指令具有专用操作码以及包括指定 该操作码的操作码字段和选择操作数的操作数字段(源1/目的地以及源2)的 指令格式，并且该ADD指令在指令流中的出现将具有选择专用操作数的操作 数字段中的专用内容。

科学、金融、自动向量化的通用，RMS(识别、挖掘以及合成)/可视和 多媒体应用程序(例如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别 算法和音频操纵)常常需要对大量的数据项执行相同操作(被称为“数据并行 性”)。单指令多数据(SIMD)是指使处理器对多个数据项执行相同操作的 一种指令。SIMD技术特别适于能够在逻辑上将寄存器中的位分割为若干个固 定尺寸的数据元素的处理器，每一个元素都表示单独的值。例如，256位寄存 器中的位可以被指定为作为四个单独的64位打包的数据元素(四字(Q)尺寸 的数据元素)，八个单独的32位打包的数据元素(双字(D)尺寸的数据元素)， 十六单独的16位打包的数据元素(字(W)尺寸的数据元素)，或三十二个 单独的8位数据元素(字节(B)尺寸的数据元素)来被操作的源操作数。这 种类型的数据被称为打包的数据类型或向量数据类型，这种数据类型的操作数 被称为打包的数据操作数或向量操作数。换句话说，打包数据项或向量指的是 打包数据元素的序列；并且打包数据操作数或向量操作数是SIMD指令(也称 为打包数据指令或向量指令)的源操作数或目的地操作数。

作为示例，一种类型的SIMD指令指定要以纵向方式对两个源向量操作数 执行的单个向量操作，以利用相同数量的数据元素，以相同数据元素顺序，生 成相同尺寸的目的地向量操作数(也称为结果向量操作数)。源向量操作数中 的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的 地或结果数据元素。这些源向量操作数是相同尺寸，并包含相同宽度的数据元 素，如此，它们包含相同数量的数据元素。两个源向量操作数中的相同位位置 中的源数据元素形成数据元素对(也称为相对应的数据元素；即，每个源操作 数的数据元素位置0中的数据元素相对应，每个源操作数的数据元素位置1中 的数据元素相对应，等等)。由该SIMD指令所指定的操作分别地对这些源数 据元素对中的每一对执行，以生成匹配数量的结果数据元素，如此，每一对源 数据元素都具有对应的结果数据元素。由于操作是纵向的并且由于结果向量操 作数尺寸相同，具有相同数量的数据元素，并且结果数据元素与源向量操作数 以相同数据元素顺序来存储，因此，结果数据元素结果向量操作数中的位位置 与源向量操作数中的它们的对应的源数据元素对相同。除此示例性类型的 SIMD指令之外，还有各种其他类型的SIMD指令(例如，只有一个或具有两 个以上的源向量操作数的；以横向方式操作的；生成不同尺寸的结果向量操作 数的，具有不同尺寸的数据元素的，和/或具有不同的数据元素顺序的)。应该 理解，术语“目的地向量操作数”(或目的地操作数)被定义为执行由指令所 指定的操作的直接结果，包括将该目的地操作数存储在某一位置(寄存器或在 由该指令所指定的存储器地址)，以便它可以作为源操作数由另一指令访问(由 另一指令指定该同一个位置)。

诸如由具有包括x86、MMX^TM、流式SIMD扩展(SSE)、SSE2、SSE3、 SSE4.1以及SSE4.2指令的指令集的Core^TM处理器使用的技术之类的 SIMD技术，在应用程序性能方面实现了大大的改善(Core^TM和MMX^TM是位 于加利福尼亚州Santa Clara的Intel Corporation的注册商标或商标。)。称为 高级向量扩展(AVX)(AVX1和AVX2)又使用VEX编码方案的额外的SIMD 扩展集已经被发布或出版(例如，参见64和IA-32Architectures Software  Developers Manual(架构软件开发者手册)，2011年10月；参见Advanced  Vector Extensions Programming Reference(高级向量扩展编程参考)，2011年 6月)。

附图说明

通过参考用来说明本发明的实施例的以下描述和附图，可最好地理解本发 明。在附图中：

图1是示出根据本发明的某些实施例的用于基于向量写掩码在通用寄存 器中存储两个标量常数之一的示例性指令的操作的框图；

图2A是示出根据本发明的一个实施例的关于特定“如果掩码为0则设置 GRP”指令的示例的框图；

图2B是示出根据本发明的一个实施例的关于特定“如果掩码不为0则设 置GRP”指令的示例的框图；

图3是根据本发明的某些实施例的用于处理基于向量写掩码的内容在通 用寄存器中存储两个标量常数之一的指令的每次出现的流程图；

图4是根据本发明的某些实施例的用于执行基于向量写掩码的内容在通 用寄存器中存储两个标量常数之一的指令的出现的流程图；

图5是根据本发明的某些实施例的用于处理基于向量写掩码的内容在通 用寄存器中存储两个标量常数之一的指令的出现的具体机器的框图；

图6A是示出根据本发明的一个实施例的示出一位向量写掩码元素依赖于 向量尺寸和数据元素尺寸的表；

图6B是示出根据本发明的一个实施例的依据向量尺寸和数据元素尺寸而 将向量写掩码寄存器640和位位置用作写掩码的图示；

图7A是示出根据本发明的某些实施例的使用来自64位向量写掩码寄存 器K1的写掩码进行合并的示例性操作760的框图，其中向量尺寸为512位而 数据元素尺寸为32位；

图7B是示出根据本发明的某些实施例的使用来自64位写掩码寄存器K1 的写掩码进行归零(zero)的示例性操作766的框图，其中向量尺寸为512位 而数据元素尺寸为32位；

图8A示出根据本发明的某些实施例的用于使用8位尺寸的源操作数134 的“如果掩码为0则设置GPR”指令(KSETZB GPR_Y,K_X)的伪代码；

图8B示出根据本发明的某些实施例的用于使用16位尺寸的源操作数134 的“如果掩码为0则设置GPR”指令(KSETZW GPR_Y,K_X)的伪代码；

图8C示出根据本发明的某些实施例的用于使用32位尺寸的源操作数134 的“如果掩码为0则设置GPR”指令(KSETZD GPR_Y,K_X)的伪代码；

图8D示出根据本发明的某些实施例的用于使用64位尺寸的源操作数134 的“如果掩码为0则设置GPR”指令(KSETZQ GPR_Y,K_X)的伪代码；

图9A示出根据本发明的某些实施例的用于使用8位尺寸的源操作数134 的“如果掩码不为0则设置GPR”指令(KSETNZB GPR_Y,K_X)的伪代码；

图9B示出根据本发明的某些实施例的用于使用16位尺寸的源操作数134 的“如果掩码不为0则设置GPR”指令(KSETNZW GPR_Y,K_X)的伪代码；

图9C示出根据本发明的某些实施例的用于使用32位尺寸的源操作数134 的“如果掩码不为0则设置GPR”指令(KSETNZD GPR_Y,K_X)的伪代码；

图9D示出根据本发明的某些实施例的用于使用64位尺寸的源操作数134 的“如果掩码不为0则设置GPR”指令(KSETNZQ GPR_Y,K_X)的伪代码；

图10A示出用AVX1/AVX2指令编写的将参数传递到函数的示例性代码 序列；

图10B示出根据本发明的一个实施例的用KSETZW指令编写的将参数传 递到函数的示例性代码序列；

图11A示出用AVX1/AVX2指令编写的使用指针和间接函数调用的示例 性代码序列；

图11B示出根据本发明的一个实施例的用KSETZW指令编写的使用指针 和间接函数调用的示例性代码序列；

图12A提供了VEX C4编码的表示；

图12B示出来自图12A的哪些字段构成完整操作码字段1274和基础操作 字段1242；

图12C示出来自图12A的哪些字段构成寄存器索引字段1244；

图13A是示出根据本发明的实施例的通用向量友好指令格式及其A类指 令模板的框图；

图13B是示出根据本发明的实施例的通用向量友好指令格式及其B类指 令模板的框图；

图14A是示出根据本发明的实施例的示例性专用向量友好指令格式的框 图；

图14B是示出根据本发明的实施例的构成完整操作码字段1374的具有专 用向量友好指令格式1400的字段的框图；

图14C是示出根据本发明的一个实施例的构成寄存器索引字段1344的具 有专用向量友好指令格式1400的字段的框图；

图14D是示出根据本发明的一个实施例的构成扩充操作字段1350的具有 专用向量友好指令格式1400的字段的框图；

图15是根据本发明的一个实施例的寄存器架构1500的框图；

图16A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存 器重命名的无序发布/执行流水线两者的框图；

图16B是示出根据本发明的实施例的要包括在处理器中的有序架构核的 示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图；

图17A是根据本发明的各实施例的单个处理器核连同它与管芯上互连网 络1702的连接以及其二级(L2)高速缓存的本地子集1704的框图；

图17B是根据本发明的各实施例的图17A中的处理器核的一部分的展开 图；

图18是根据本发明的实施例的可具有一个以上核、可具有集成存储器控 制器、并且可具有集成图形器件的处理器1800的框图；

图19是根据本发明的实施例的系统1900的框图；

图20是根据本发明的实施例的第一更具体的示例性系统2000的框图；

图21是根据本发明的实施例的第二更具体的示例性系统2100的框图；

图22是根据本发明的实施例的SoC2200的框图；以及

图23是根据本发明的实施例的对比使用软件指令变换器将源指令集中的 二进制指令变换成目标指令集中的二进制指令的框图。

具体实施方式

在以下描述中，陈述了诸如逻辑实现、操作码、指定操作数的方式、资源 划分/共享/复制实现、系统组件的类型和相互关系、以及逻辑划分/整合选择之 类的多个具体细节，以提供对本发明的更透彻理解。然而，本领域技术人员应 当领会，没有这些具体细节也可实践本发明。在其它实例中，未详细示出控制 结构、门级电路以及完整软件指令序列，以免使本发明难以理解。本领域技术 人员利用所包括的描述将能在无需过度实验的情况下实现适当的功能。

还应理解，对例如“一个实施例”、“实施例”或“一个或多个实施例” 的引述意味着一特定特征可包括在本发明的实施例的实践中，但是每个实施例 可不必包括该特定特征。类似地应当理解，各个特征有时被一起编组在单个实 施例、附图或其描述中以使本公开变得流畅并帮助理解各个创新性方面。此外， 当参考一个实施例描述特定特征、结构或特性时，认为在本领域技术人员学识 范围内，可以与其他实施例一起实施这样的特征、结构或特性，不论是否有明 确描述。然而，这种公开方法不应该被解释为反映如下意图，即需要比权利 要求中列举的特征更多的特征。相反，如下面权利要求反映的，各创新性方面 可具有比单个公开的实施例的全部特征更少的特征。因此，说明书之后所附的 权利要求因此被明确纳入该说明书中，每一项权利要求独自作为本发明单独的 实施例。

在以下描述和权利要求书中，可使用术语“耦合”和“连接”及其衍生词。应 当理解，这些术语并不旨在作为彼此的同义词。“耦合”用于指示两个或多个元 件彼此合作或相互作用，但它们可能或可能不直接物理或电接触。“连接”被 用来指示在彼此耦合的两个或更多个元件之间建立通信。

将参考框图的示例性实施例来描述流程图的操作。然而，应当理解，流程 图的操作可以由本发明的不同于参考框图所讨论的那些实施例的实施例来执 行，并且参考框图所讨论的实施例可执行不同于参考流程图所讨论的那些操作 的操作。

为便于理解，在附图中使用了虚线来表明某些项的可选性质(例如，本发 明的给定实现不支持的特征；给定实现支持、但是在某些情况下使用而在其他 情况下不使用的特征)。

概览

图1是示出根据本发明的某些实施例的用于基于向量写掩码在通用寄存 器中存储两个标量常数之一的示例性指令的操作的框图。图1示出了架构向量 写掩码寄存器110、架构向量寄存器120、以及架构通用寄存器130。

向量寄存器120被个别指定为VR_Z，其中z可以是从0到U的值，向量 寄存器120被用于存储向量操作数。指令集架构包括指定向量操作并且具有从 这些向量寄存器120中选择源寄存器和/或目的地寄存器的至少某些SIMD指令 (示例性SIMD指令可以指定要对向量寄存器120中的一个或多个的内容执行 的向量操作，该向量操作的结果被存储在向量寄存器120之一中)。本发明的 不同的实施例可以具有不同尺寸的向量寄存器并支持更多/更少/不同尺寸的数 据元素。由SIMD指令指定的多位数据元素的尺寸(例如，字节、字、双字、 四字)决定向量寄存器内“数据元素位置”的位定位，并且向量操作数的尺寸 决定数据元素的数量。换言之，依据目的地操作数中数据元素的尺寸以及目的 地操作数的尺寸(目的地操作数中的总位数)(或换言之，依据目的地操作数 的尺寸和目的地操作数中数据元素的数量)，所得到的向量操作数内多位数据 元素位置的位定位(bit location)改变(例如，如果所得到的向量操作数的目 的地是向量寄存器，则目的地向量寄存器内多位数据元素位置的位定位改变)。 例如，多位数据元素的位位置在对32位数据元素(数据元素位置0占用位位 置31:0，数据元素位置1占用位位置63:32，依次类推)进行操作的向量操作 和对64位数据元素(数据元素位置0占用位位置63:0，数据元素位置1占用 位位置127:64，依次类推)进行操作的向量操作之间是不同的。在本文中更详 细地描述了这一点。

向量写掩码寄存器110被个别指定为K_X，其中x的范围可为从0到T， 向量写掩码寄存器110被用来存储写掩码，其中写掩码包括多个一位向量写掩 码元素，所述向量写掩码元素对应于目的地向量操作数内的不同的多位数据元 素位置。上面描述的SIMD指令的至少一部分包括用于从向量写掩码寄存器 110中选择写掩码的字段，并且所选择的写掩码的该一位写掩码元素控制目的 地向量操作数中的哪个数据元素位置反映该向量操作的结果。因为如上所述该 目的地操作数的多位数据元素的位定位在支持对不同尺寸的数据元素进行操 作的向量操作的实施例中改变(例如，多位数据元素中的位定位在对32位数 据元素操作的向量操作和对64位数据元素操作的向量操作之间是不同的)， 所以这些实施例可支持该一位写掩码元素与该目的地操作数内的位定位的不 同关系(也被称为对应性或映射)；因此，在位定位随着目的地操作数改变时， 一位向量写掩码元素的映射也改变。

通用寄存器130被个别指定为GPR_Y，其中Y的范围可为从0到V，通用 寄存器130被用来存储用于逻辑操作、算术操作、地址计算、和存储器指针的 操作数。该指令集架构包括标量指令，所述标量指令指定要对通用寄存器130 内的寄存器的内容执行的标量操作。通用寄存器130和向量寄存器120之间的 差别在本发明的不同实施例之间可以改变(例如，向量寄存器相对于通用寄存 器，总数不同；向量寄存器与通用寄存器相比，尺寸不同；向量寄存器可按照 整数格式和浮点格式两种格式存储数据，而通用寄存器只按照整数格式存储数 据)，本文稍后更详细描述这一点的示例。

尽管向量写掩码寄存器110、向量寄存器120、和通用寄存器130中的每 一个中的寄存器数量被分别制定为T、U、和V，然而这些寄存器组中的一个 或多个可以具有相同数量的寄存器。在一个实施例中，可以按照各种方式来设 置给定向量写掩码寄存器的值，包括作为向量比较指令的直接结果、从GPR 传输、或作为两个掩码之间的逻辑操作的直接结果来计算。

在此图中，圈起来的字母被用来指示阅读所示各项的顺序以便于理解，而 在一些情况下以便指示那些项之间的关系。在圈起来的A处，有指令100，指 令100具有包括第一字段102和第二字段104的格式，第一字段102的内容选 择源寄存器K_X，而第二字段的内容选择目的地寄存器GPR_Y。指令100属于指 令集架构，并且指令100在指令流内的每次“出现”将包括第一字段102和第 二字段104内的值，所述值分别选择架构向量写掩码寄存器110和架构通用寄 存器130中的具体寄存器。

圈起来的B代表从向量写掩码寄存器110中选择K_X作为源向量写掩码寄 存器。图1单独示出了所选择的源向量写掩码寄存器的内容132的具体示例， 其中该向量写掩码寄存器是64位寄存器并且其中示出了位位置0:15,31和63 的示例性的值。

类似地，圈起来的C示出选择通用寄存器130内的GPR_Y作为目的地通用 寄存器。

在虚线圈D处，源操作数134是从源向量写掩码寄存器K_X的内容中选择 的。源向量写掩码寄存器的不同位位置处的具有虚划线标记(hash mark)的点 画线(具体而言，虚划线标记在位位置7:8,15:16和31:32之间)示出了在本 发明的一些实施例中源操作数134的尺寸是可选择的。允许选择不同尺寸的源 操作数134的不同实施例可按各种方式控制此选择(例如，使用不同的操作码、 使用来自通用寄存器之一的值)。当然，本发明的替换实施例可支持不同尺寸 的向量写掩码寄存器和/或源操作数134的不同的/更多的/更少的选择尺寸。进 而，本发明的一些实施例可仅支持包括所选择向量写掩码寄存器的全部内容的 源操作数(源操作数134总是与所选择的向量写掩码寄存器尺寸相同)。

在圈起来的E处，对源操作数134进行操作以产生标量常数(此标量常数 被称为目的地操作数或结果)。圈起来的E包括第一框140，其中确定是否源 操作数的全部一位向量写掩码元素均是0。如果是，则输出第一标量常数(例 如，1)(框142)；否则，输出第二标量常数(例如，0)(框142)。

在圈起来的F处，结果(其为第一标量常数或第二标量常数)被写回通用 寄存器GPR_Y。因为这是标量结果并且它正被写回通用寄存器，在一些实施例 中，基于该源操作数中的该多个一位写掩码元素是否全为0，该多位通用寄存 器的所有内容将表示第一标量常数(例如00…1)或第二标量常数(例如00…0)。

如下面更详细地描述的，可以实现指令100，使得这两个标量常数为布尔 值1和0。如此，基于该向量写掩码的所有位是否为全0，布尔值被存储在所 选择的GPR中(换言之，所选择的GPR的多个位将共同表示1或0)。在此 布尔情况中，指令100被称为“如果掩码为P则设置GPR”指令，其中K可 以是0或不是0。如此，基于ISA中的向量写掩码固有的控制流信息，生成布 尔值。通过在GPR而不是控制流寄存器中放置该布尔值(例如，进位标志)， 基于该布尔值的决策可以是基于数据流的而不是基于控制流的。具体而言，基 于控制流的决策依赖于改变执行流的指令(例如，跳转(jump)、分支(branch) 等)，而数据流决策基于该布尔值在数据之间选择。例如，如果掩码为P则设 置GPR指令对于在函数中传递的参数是有用的(参见图11A-B)，并且对于 用于不同代码段的快速条件执行的高效指针生成和间接函数调用是有用的(参 见图12A-B)。

尽管图1示出了单个指令100，该单个指令100将基于向量写掩码的内容 在通用寄存器中存储两个标量常数之一，然而应当理解，该指令集架构可包括 多个此类指定类似操作但具有不同标准的指令(例如，选择不同的源操作数尺 寸、在不同标量常数间选择、当所有的一位向量写掩码元素为0时存储相反的 标量常数)，如本文稍后描述的。尽管在本发明的一些实施例中所示出的指令 100指定来自向量写掩码寄存器110中的单个向量写掩码寄存器的源操作数作 为其唯一源操作数并且指定通用寄存器130中的单个通用寄存器作为其目的 地，然而本发明的其他实施例可包括附加的源(例如，用于存储器访问计算的 数据)、不同类型的目的地(例如，存储器位置而不是寄存器)、和/或附加的 源操作数和目的地(例如，还将结果存储在条件代码标志中的指令、致使对附 加的源操作数执行单独操作的指令，其结果存储在该附加目的地中)。

示例性的“如果掩码为0则设置GPR”和“如果掩码不为0则设置GPR” 指令

图2A是示出关于根据本发明的一个实施例的具体“如果掩码为0则设置 GPR”指令的示例的框图，而图2B是示出关于根据本发明的一个实施例的具 体“如果掩码不为0则设置GPR”指令的示例的框图。图2A和2B两者均示 出源向量写掩码寄存器K_X内容132。而且两幅图均示出源操作数134A，该源 操作数是源向量写掩码寄存器K_X中的位63:0的位15:0，而不是源向量写掩码 寄存器K_X中的所有位。此外，两幅图均包括确定该源操作数134A中的该写 掩码的所有一位向量写掩码元素为全0。在图2A中，如果源操作数134A中的 所有位为全0，则控制传递到框212，在该处使GPR_Y等于标量常数1；否则， 控制传递到框214，在该处使GPR_Y等于标量常数0。转向图2B的框210，如 果源操作数134A的所有位为全0，则控制传递到框216，在该处使GPR_Y等于 标量常数0；否则，控制传递到框218，在该处使GPR_Y等于标量常数1。

在本发明的一些实施例中，“如果掩码为0则设置GPR”指令类型被称 为KSETZ{B,W,D,Q}GPR_Y,K_X(其中{}指示可选择源操作数134尺寸)， 而“如果掩码不为0则设置GPR”指令类型被称为KSETNZ{B,W,D,Q}GPR_Y, K_X。

示例性流和处理器核

图3是根据本发明的某些实施例的用于处理基于向量写掩码的内容在通 用寄存器中存储两个标量常数之一的指令的每次出现的流程图。在框301，取 出此类指令的表示。该指令的格式将来自单个向量写掩码寄存器的源操作数指 定为其唯一源操作数，并将单个通用寄存器指定为其目的地。该指令的格式包 括第一字段，该第一字段的内容从多个架构向量写掩码寄存器中选择该单个向 量写掩码寄存器；并且该指令的格式包括第二字段，该第二字段的内容从多个 架构通用寄存器选择该单个通用寄存器。该源操作数是包括多个一位向量写掩 码元素的写掩码，该多个一位向量写掩码元素对应于架构向量寄存器内的不同 的多位数据元素位置。从框300，控制传递至框302。

在框302，响应于执行来自框301的该单个指令的单次出现，数据被存储 在该单个通用寄存器中，使得其内容基于该多个一位向量写掩码元素是否为全 0而表示第一或第二标量常数。针对可被选择的标量常数的示例并且基于该多 个一位向量写掩码元素是否为全0选择哪个标量常数，参见图2A和2B。

图4是根据本发明的某些实施例的用于执行基于向量写掩码的内容在通 用寄存器中存储两个标量常数之一的指令的出现的流程图。如框401中所示， 对一个此类指令的出现的源操作数的多个一位向量写掩码元素执行逻辑OR (或)操作。为了支持不同的源操作数尺寸，可以使用由复用器连接的一组 OR树(构成最小尺寸源操作数的最低有效位是第一OR树的输入，此第一OR 树的输出是OR门的输入，此OR门的另一输入是复用器的输出，此复用器的 输入是0和第二OR树的输出，第二OR树的输入是构成源操作数的下一尺寸 的下一最高有效位，复用器由指示正在使用最小尺寸源操作数还是较大尺寸源 操作数的信号来控制，这可被缩放以包括附加尺寸的源操作数)。从框401， 控制传递至框402。在框402，基于控制信号来复用第一或第二标量常数，该 控制信号是从该逻辑OR操作的结果和对该指令为多种类型中的哪一种的指示 所形成的。例如，一种此类类型是来自图2A的“如果向量写掩码为0则设置 GPR”类型，另一种此类类型是来自图2B的“如果向量写掩码不为0则设置 GPR”类型。作为进一步示例，如果“如果向量写掩码为0则设置GPR”和“如 果向量写掩码不为0则设置GPR”类型分别用逻辑1和0的“类型信号”来代 表，则此类型信号可以与源操作数的逻辑OR的结果“异或”(也称为“XOR” 或逻辑异或操作)以形成该控制信号；该控制信号被提供至在这两个标量常数 间选择的复用器。在此实施例中，这两个标量常数被硬连线为1和0；而在这 样的实施例中，逻辑1的控制信号选择硬连线的标量常数1，而逻辑0的控制 信号选择硬连线的标量常数0。

尽管参考图4描述了特定的分立逻辑，然而应当理解，不同的实施例可以 使用不同的逻辑(例如，可以翻转对不同类型指令的逻辑值赋值并且翻转复用 器输入)。

图5是根据本发明的某些实施例的用于处理基于向量写掩码的内容在通 用寄存器中存储两个标量常数之一的指令的出现的具体机器的框图。图5重复 了来自图1的指令100、向量写掩码寄存器110、向量寄存器120、通用寄存器 130、以及圈起来的B-C。图5还示出了处理核500，该处理核500包括任选的 指令取出单元510、硬件解码单元515、和执行引擎单元520、以及向量写掩码 寄存器110、向量寄存器120、以及通用寄存器130。

在图5中的圈出来的A处，指令100(或者基于向量写掩码的内容而在通 用寄存器中存储两个标量常数之一的不同类型的指令)的表示被提供至硬件解 码单元515(任选地作为指令取出单元510取出指令100的结果)。对于解码 单元515，可使用各种不同的公知解码单元。例如，该解码单元可以将每个宏 指令解码为单个宽微指令。作为另一示例，该解码单元可以将某些宏指令解码 为单个宽微指令，但是将其他宏指令解码为多个宽微指令。作为特别适于无序 处理器流水线的另一示例，该解码单元可以将每个宏指令解码为一个或多个微 操作(micro-op)，其中每个微操作可被发出并无序执行。而且，该解码单元 可以由一个或多个解码器来实现，并且每个解码器可被实现为可编程逻辑阵列 (PLA)，如本领域公知的。作为示例，给定解码单元可以：1)具有转向逻 辑以便将不同的宏指令定向到不同的解码器；2)第一解码器，可解码该指令 集的子集(但是比第二、第三、和第四解码器解码得更多)并且每次生成两个 微操作；3)第二、第三、和第四解码器，可各仅解码完整指令集的子集，并 且每次仅生成一个微操作；4)微排序器ROM，可以仅解码完整指令集的子集 并且每次生成四个微操作；以及5)由解码器和微排序器ROM馈送的复用逻 辑，确定哪个的输出被提供至微操作队列。该解码单元的其他实施例可具有解 码更多或更少指令和指令子集的更多或更少的解码器。例如，一个实施例可具 有第二、第三和第四解码器，该第二、第三和第四解码器可每次各生成两个微 操作；并且可包括每次生成8个微操作的微排序器ROM。

在圈起来的D处，访问提供该源操作数的架构向量写掩码寄存器(这可 以通过专用物理寄存器、重命名的物理寄存器、旁路路径(如果内容刚生成)、 等等)，并且该源操作数被提供至执行引擎单元520，该执行引擎单元在圈起 来的E处执行指令流中该指令100的出现。具体而言，响应于每次出现，执行 引擎单元520将确定该出现的源操作数的多个一位向量写掩码元素是否为全 0，并且使得数据被存储在该出现的所选择的单个通用寄存器中，使得其内容 基于所述确定而代表第一或第二标量常数。执行引擎单元520可以按各种方式 实现，包括上面参考图4所描述的逻辑。

在圈起来的F处，结果(其为第一标量常数或第二标量常数)被写回到架 构通用寄存器GPR_Y中(其可被写到专用物理寄存器、重命名的物理寄存器等 中)。因为这是标量结果并且它正被写回通用寄存器，基于该源操作数中的多 个一位写掩码元素是否全为0，该通用寄存器的内容将表示第一标量常数或第 二标量常数。

示例性的对应性和向量写掩码操作

图6A是示出根据本发明的一个实施例的示出一位向量写掩码元素依赖于 向量尺寸和数据元素尺寸的表。示出了128位、256位，以及512位的向量尺 寸，但是其他宽度也是可以的。考虑了8位字节(B)、16位字(W)、32位 双字(D)或单精度浮点，以及64位四字(Q)或双精度浮点的数据元素尺寸， 但是其他宽度也是可以的。如所示，当向量尺寸是128位时，当向量的数据元 素尺寸是8位时可使用16位用于掩码，当向量的数据元素尺寸是16位时可使 用8位用于掩码，当向量的数据元素尺寸是32位时可使用4位用于掩码，当 向量的数据元素尺寸是64位时可使用2位用于掩码。当向量尺寸是256位时， 当打包数据元素宽度是8位时可使用32位用于掩码，当向量的数据元素尺寸 是16位时可使用16位用于掩码，当向量的数据元素尺寸是32位时可使用8 位用于掩码，当向量的数据元素尺寸是64位时可使用4位用于掩码。如所示， 当向量尺寸是512位时，当向量的数据元素尺寸是8位时可使用64位用于掩 码，当向量的数据元素尺寸是16位时可使用32位用于掩码，当向量的数据元 素尺寸是32位时可使用16位用于掩码，当向量的数据元素尺寸是64位时可 使用8位用于掩码。

图6B是示出根据本发明的一个实施例的依赖于向量尺寸和数据元素尺寸 而将向量写掩码寄存器640和位位置用作写掩码的图示。在图6B中，向量写 掩码寄存器是64位宽的，但这不是必须的。依据向量尺寸和数据元素尺寸的 组合，无论所有64位，或只有64位的子集，可以被用作写掩码。一般而言， 当使用单个每元素掩码控制位时，向量写掩码寄存器中用于掩码的位数等于按 位计的向量尺寸除以按位计的向量数据元素尺寸。

针对512位向量示出了若干解说性示例。即，当向量尺寸为512位而该向 量的数据元素尺寸为64位时，则该寄存器的仅最低8位被用作写掩码。当向 量尺寸为512位而该向量的数据元素尺寸为32位时，则该寄存器的仅最低16 位被用作写掩码。当向量尺寸为512位而该向量的数据元素尺寸为16位时， 则该寄存器的仅最低32位被用作写掩码。当向量尺寸为512位而该向量的数 据元素尺寸为8位时，则该寄存器的全部64位被用作写掩码。尽管在所示实 施例中，该寄存器的最低阶子集或部分被用于掩码，然而替换实施例可使用某 种其他位集合(例如，最高阶子集)。而且，尽管图6仅构想了512位向量尺 寸，然而相同的原理适用于其他向量尺寸，诸如举例而言256位和128位。

图7A是示出根据本发明的某些实施例的使用来自64位向量写掩码寄存 器K1的写掩码进行合并的示例性操作760的框图，其中向量尺寸为512位而 数据元素尺寸为32位。图7A示出源A操作数705；源B操作数710；向量写 掩码寄存器K1715的内容(其中较低的16位包括1和0的混合)；以及目的 地操作数720。此外，图7A中示出了示例性的对应性700。具体而言，因为如 上所述该目的地向量操作数的多位数据元素的位定位在支持对不同尺寸的数 据元素进行操作的向量操作的实施例之间改变(例如，多位数据元素中的位定 位在对32位数据元素操作的向量操作和对64位数据元素操作的向量操作之间 是不同的)，所以这些实施例可支持一位写掩码元素与该目的地操作数内的位 定位的不同关系(也被称为对应性或映射)；因此，在位定位随着目的地操作 数改变时，一位向量写掩码元素的映射也改变。所以，尽管对应性700在向量 写掩码寄存器K1中仅具有与数据元素相对应的较低16位位置(并且从而具有 较低的16个向量写掩码元素位置)(K1[0]对应于占据位31:0的数据元素位 置0；K1[1]对应于占据位63:32的数据元素位置1；如此等等)，然而如果数 据元素的尺寸被改变，则该对应性改变(例如，如果数据元素是16位，则K1 [0]对应于占据位15:0的数据元素位置0，K1[1]对应于占据位32:16的数据元 素位置1，如此等等)。

对于目的地向量操作数720中的每个数据元素位置，依据该向量写掩码寄 存器K1中的对应位位置分别是0还是1，其包含源操作数710中的该数据元 素位置的内容或者该操作的结果(被示出为加)。

图7B是示出根据本发明的某些实施例的使用来自64位写掩码寄存器K1 的写掩码来进行归零(zero)的示例性操作766的框图，其中向量尺寸为512 位而数据元素尺寸为32位。图7B包括与图7A相同的项，不同在于目的地操 作数720被目的地操作数764取代。对于目的地向量操作数764中的每个数据 元素位置，依据该向量写掩码寄存器K1中的对应位位置分别是0还是1，其 包含0或者该操作的结果(被示出为加)。

示例性的“如果掩码为P则设置GPR”指令

图8A-D和图9A-D分别示出了根据本发明的某些实施例的对于不同源操 作数134尺寸的用于“如果掩码为0则设置GPR”和“如果掩码不为0则设置 GPR”类型指令的伪代码。图8A示出根据本发明的某些实施例的用于使用8 位尺寸的源操作数134的“如果掩码为0则设置GPR”指令(KSETZB GPR_Y, K_X)的伪代码。图8B示出根据本发明的某些实施例的用于使用16位尺寸的 源操作数134的“如果掩码为0则设置GPR”指令(KSETZW GPR_Y,K_X)的 伪代码。图8C示出根据本发明的某些实施例的用于使用32位尺寸的源操作数 134的“如果掩码为0则设置GPR”指令(KSETZD GPR_Y,K_X)的伪代码。图 8D示出根据本发明的某些实施例的用于使用64位尺寸的源操作数134的“如 果掩码为0则设置GPR”指令(KSETZQ GPR_Y,K_X)的伪代码。图9A示出根 据本发明的某些实施例的用于使用8位尺寸的源操作数134的“如果掩码不为 0则设置GPR”指令(KSETNZB GPR_Y,K_X)的伪代码。图9B示出根据本发 明的某些实施例的用于使用16位尺寸的源操作数134的“如果掩码不为0则 设置GPR”指令(KSETNZW GPR_Y,K_X)的伪代码。图9C示出根据本发明的 某些实施例的用于使用32位尺寸的源操作数134的“如果掩码不为0则设置 GPR”指令(KSETNZD GPR_Y,K_X)的伪代码。图9D示出根据本发明的某些 实施例的用于使用64位尺寸的源操作数134的“如果掩码不为0则设置GPR” 指令(KSETNZQ GPR_Y,K_X)的伪代码。

使用“如果掩码为P则设置GPR”指令的示例性代码序列

如前所述，通过在GPR而不是控制流寄存器中放置布尔值(例如，进位 标志)，基于该布尔值的决策可以是基于数据流的而不是基于控制流的。具体 而言，基于控制流的决策依赖于改变执行流的指令(例如，跳转(jump)、分 支(branch)等)，而数据流决策基于该布尔值在数据之间选择。例如，如果 掩码为P则设置GPR指令对于在函数中传递的参数是有用的(参见图10A-B)， 并且对于用于不同代码段的快速条件执行的高效指针生成和间接函数调用是 有用的(参见图11A-B)。具体而言，图10A和11A示出了用AVX1/AVX2 指令编写的伪汇编代码序列(参见64和IA-32架构软件开发者手册，2011 年10月；并且参见先进向量扩展编程参考，2011年6月)。

图10A示出用AVX1/AVX2指令编写的将参数传递到函数的示例性代码 序列。该序列包括对称为“foo”的函数的两个函数调用。对foo的第一个调用 将A、B和1作为参数传递，而第二个调用传递A、B和0。该序列使用控制 流指令来在这两个函数调用间选择。具体而言，该代码序列开始于VMOVAPS， 其将经对齐的打包单精浮点数据元素从A(其可以是ymm寄存器或256位存 储器位置)移动至ymm1。接下来，VCMPPS使用imm8的位4:0作为比较断 言(comparison predicate)(其中位4:0定义比较的类型而位5:7被保留；而在 图10A中指示小于(LT)))来将B(其可以是ymm寄存器或256位存储器 位置)中的打包单精浮点值和ymm1进行比较。接下来，依据源的按位逻辑 AND和逻辑ANDN(ANDNOT，与非)，VPTEST设置0标志(ZF)和进位 标志(CF)(它们是EFLAGS寄存器中的条件代码标志)(如果在按位AND 的结果中所有位为全0则设置ZF标志；如果在按位ANDN的结果中所有位为 全0则设置CF标志)。接下来，如果ZF等于0，则JZ跳到目的地“输出”。 此条件分支(JZ指令)可导致误断言的分支，并从而影响性能。如果不进行跳 跃，则函数调用foo(A,B,1)和jmp end(跳跃结束)被处理。如果进行跳跃， 则函数调用foo(A,B,0)和End:(结束：)被处理。

图10B示出根据本发明的一个实施例的用KSETZW指令编写的将参数传 递到函数的示例性代码序列。该序列仅包括对foo的一个函数调用并且不包括 JZ指令，但是实现了图10A的序列处的相同结果。具体而言，该代码序列开 始于相同的VMOVAPS指令。接下来，使用一种新类型的VCMPPS指令。此 新类型的VCMPPS指令通过来自向量写掩码寄存器K1的向量写掩码，使用 imm8作为比较断言(其指示如图10A中所示的LT)将B(其可以是ymm寄 存器或float32向量存储器位置)中的打包单精浮点数据元素和ymm1进行比 较并将结果(全1(比较为真)或全0(比较为假)的四字写掩码)放置回K1 中。接下来，如果K1的最低有效字为全0；则KSETZW将rax(GPR)设置 为标量常数1；否则，将rax归零。接下来，执行对foo的单次函数调用，传 递A、B和rax作为参数。因此，将rax设置为标量常数1或标量常数0允许 rax被用来通过单次函数调用来向foo传递1或0。从而，图10B中的序列实现 了与图10A相同的结果，但是是用数据流决策而不是控制流决策来实现这一点 的；并且从而图10B避免了条件分支(JZ指令)并减少了代码尺寸。

图11A示出用AVX1/AVX2指令编写的使用指针和间接函数调用的示例 性代码序列。图11A中的序列与图10A相同，不同在于foo(A,B,1)被LEA rbx, foo和(*rbx)(A[],B[],C[])取代；而foo(A,B,0)被LEA rbx,foo+8和(*rbx)(A[], B[],C[]+尺寸)取代，其中“[]”前面的大写字母(例如A[])代表指向数组的 指针。LEA指令将有效地址加载到rbx(GPR)中；LEA的第一和第二出现分 别将foo和foo+8的有效地址加载到rbx中。这导致LEA指令的出现之后的两 个指令使用指针(参见(*rbx))对foo或foo+8进行间接函数调用；并且这两个 函数调用的不同之处在于传递参数C[]或C[]+尺寸；其中“尺寸”是存储器中 的值或常数(经由#define)。同样，该条件分支(JZ指令)可导致误断言的分 支，并从而影响性能。

图11B示出根据本发明的一个实施例的用KSETZW指令编写的使用指针 和间接函数调用的示例性代码序列。类似于图10B，图11B中的序列只包括一 个函数调用而不包括JZ指令，但是实现了与图11A的序列相同结果。图11B 中的序列与图10B相同，不同在于foo(A,B,rax)已被LEA rbx,foo+rax*8；IMUL rax,size(尺寸)和(*rbx)(A[],B[],C[]+rax)取代。LEA指令的出现将foo+rax*8 的有效地址加载到rbx中，其中依据KSETZW指令的结果，rax为标量常数0 或1；换言之，用foo(所计算的foo+0*8)或foo+8(所计算的foo+1*8)的有 效地址来加载rbx。IMUL指令将两个带符号整数相乘；IMUL指令的出现将rax 的内容和size(尺寸)相乘，并将结果存入rax；所以rax＝rax*size；换言之， 使rax等于0*size或1*size。作为结果，(*rbx)(A[],B[],C[]+rax)对foo或foo+8 做出间接函数调用并分别传递C[]或C[]+8作为参数。所以将rax和rbx设置为 标量常数0或标量常数1允许rax和rbx通过单次函数调用生成不同的有效地 址和不同的参数值。从而，图11B中的序列实现了与图11A相同的结果，但 是是通过数据流决策而不是控制流决策来实现的；并且从而图11B避免了条件 分支(JZ指令)并减少了代码尺寸。

示例性指令编码

本文中所描述的指令的实施例可以以不同的格式体现。另外，在下文中详 述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及 流水线上执行，但是不限于详述的系统、架构、以及流水线。

VEX编码

作为示例，将描述VEX C4编码，并且将描述可以如何将各种“如果掩码 为P则设置GPR”指令编码到该编码的一个示例。

图12A提供了VEX C4编码的表示。该编码包括以下字段(参见先 进向量扩展编程参考，2011年6月)：

VEX前缀(字节0-2)1202-以三字节形式进行编码。

格式字段1240(VEX字节0，位[7:0])-第一字节(VEX字节0)是格 式字段1240且该格式字段1240包含明确的C4字节值(用于区分C4指令格 式的唯一值)。

第二-第三字节(VEX字节1-2)包括提供专用能力的大量位字段。具体 而言：

REX字段1205(VEX字节1，位[7-5])由VEX.R位字段(VEX字节1， 位[7]–R)、VEX.X位字段(VEX字节1，位[6]–X)以及VEX.B位字段(VEX 字节1，位[5]–B)组成。这些指令的其他字段对如在本领域中已知的寄存器索 引的较低三个位(rrr、xxx以及bbb)进行编码，由此Rrrr、Xxxx以及Bbbb 可通过增加VEX.R、VEX.X以及VEX.B来形成。

操作码映射字段1215(VEX字节1，位[4:0]–mmmmm)–其内容编码 了隐含的前导操作码字节。

VEX.W(VEX字节2，位[7]–W)–由记号VEX.W表示，并且依据该 指令提供了不同的功能。

VEX.vvvv1220(VEX字节2，位[6:3]-vvvv)－VEX.vvvv的作用可包括 如下：1)VEX.vvvv对以反转(1补码)的形式指定第一源寄存器操作数进行 编码，且对具有两个或两个以上源操作数的指令有效；2)VEX.vvvv针对特定 向量位移对以1补码的形式指定的目的地寄存器操作数进行编码；或者3) VEX.vvvv不对任何操作数进行编码，保留该字段，并且应当包含1111b。

VEX.L1268尺寸字段(VEX字节2，位[2]-L)–如果VEX.L＝0，则它 指示128位向量；如果VEX.L＝1，则它指示256位向量。

前缀编码字段1225(VEX字节2，位[1:0]-pp)–提供了用于基础操作字 段的附加位。

实操作码字段1230(字节3)

这也被称为操作码字节。操作码的一部分在该字段中指定。

MOD R/M字段1240(字节4)

修饰符字段1246(MODR/M.MOD,位[7-6]–MOD字段1242)。

MODR/M.reg字段1244、位[5-3]–ModR/M.reg字段的角色可被概括为两 种情况：ModR/M.reg对目的地寄存器操作数或源寄存器操作数(Rfff中的rrr) 进行编码；或者ModR/M.reg被视为操作码扩展且不用于对任何指令操作数进 行编码。

MODR/M.r/m字段1246、位[2-0]–ModR/M.r/m字段的角色可包括以下： ModR/M.r/m对参考存储器地址的指令操作数进行编码；或者ModR/M.r/m对 目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节5)

比例字段1260(SIB.SS,位[7-6]–比例字段1260的内容被用于存储器地 址生成。

SIB.xxx1254(位[5-3])和SIB.bbb1256(位[2-0])–先前已经针对寄存 器索引Xxxx和Bbbb参考了这些字段的内容。

位移字节(字节6或字节6-9)

立即数1272(IMM8)(开始于字节7或10)

图12B示出来自图12A的哪些字段构成完整操作码字段1274和基础操作 字段1242。图12C示出来自图12A的哪些字段构成寄存器索引字段。

示例性编码

KSETZ{B,W,D,Q}GPR_Y,K_X和KSETNZ{B,W,D,Q}GPR_Y,K_X

格式字段1240＝C4

VEX.R和MODR/M.reg字段1244(Rrrr)-标识GPR_Y

VEX.X和VEX.B–被忽略

操作码映射字段1215＝0F

VEX.W＝x(被忽略；或者选择GPR_Y的尺寸-对于EAX为0而对于RAX为 1).

VEX.vvvv1220–被忽略

VEX.L＝0

前缀编码字段1225＝00

实操作码字段1230–指示设置在0上或设置在1上；指示B,W,D,Q

MODR/M.r/m字段1246–指示K_X.换言之，历史上被用于访问不同寄存 器的指令的位，在本文中被用于访问架构向量写掩码寄存器。

SIB–被忽略(如果存在)

位移字段1262–被忽略(如果存在)

立即数(IMM8)–被忽略(如果存在)

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字 段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作 两者的实施例，但是替换实施例只通过向量友好指令格式使用向量操作。

图13A-13B是示出根据本发明的实施例的通用向量友好指令格式及其指 令模板的框图。图13A是示出根据本发明的实施例的通用向量友好指令格式及 其A类指令模板的框图；而图13B是示出根据本发明的实施例的通用向量友 好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式 1300定义A类和B类指令模板，两者包括无存储器访问1305的指令模板和存 储器访问1320的指令模板。在向量友好指令格式的上下文中的术语通用指不 绑定到任何专用指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下：64字节向量操作数长度(或 尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且 由此，64字节向量由16双字尺寸的元素或者替换地8双字尺寸的元素组成)、 64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元 素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、 64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、 以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、 16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)的本发明的实施 例，但是替换实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如， 256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16 字节)数据元素宽度)。

图13A中的A类指令模板包括：1)在无存储器访问1305的指令模板内， 示出无存储器访问的全部舍入(round)控制型操作1310的指令模板、以及无 存储器访问的数据变换型操作1315的指令模板；以及2)在存储器访问1320的 指令模板内，示出存储器访问的时效性1325的指令模板和存储器访问的非时 效性1330的指令模板。图13B中的B类指令模板包括：1)在无存储器访问1305 的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1312 的指令模板以及无存储器访问的写掩码控制的vsize型操作1317的指令模板； 以及2)在存储器访问1320的指令模板内，示出存储器访问的写掩码控制1327 的指令模板。

通用向量友好指令格式1300包括以下列出以在图13A-13B中示出顺序的 如下字段。

格式字段1340－该字段中的特定值(指令格式标识符值)唯一地标识向 量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由 此，该字段在无需只有通用向量友好指令格式的指令集的意义上是任选的。

基础操作字段1342－其内容区分不同的基础操作。

寄存器索引字段1344-其内容直接或者通过地址生成指定源或目的地操作 数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ (例如，32x512、16x128、32x1024、64x1024)个寄存器组选择N个寄存器。 尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替换实施例可 支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源 中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作 目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段1346－其内容将以指定存储器访问的通用向量指 令格式出现的指令与不指定存储器访问的通用向量指令格式出现的指令区分 开；即在无存储器访问1305的指令模板与存储器访问1320的指令模板之间。 存储器访问操作读取和/或写入到存储器等级(在一些情况下，使用寄存器中的 值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或 目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选 择以执行存储器地址计算，但是替换实施例可支持更多、更少或不同的方式来 执行存储器地址计算。

扩充操作字段1350－其内容区分除基础操作以外要执行各种不同操作中 的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被 分成类字段1368、α字段1352、以及β字段1354。扩充操作字段1350允许在 单个指令而非2、3或4个指令中执行多组共同的操作。

比例字段1360－其内容允许用于存储器地址生成(例如，用于使用2^比例* 索引+基址的地址生成)的索引字段的内容的缩放。

位移字段1362A－其内容用作存储器地址生成的一部分(例如，用于使用 2^比例*索引+基址+位移的地址生成)。

位移因数字段1362B(注意，位移字段1362A直接在位移因数字段1362B 上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定由 存储器访问的尺寸(N)缩放的位移因数，其中N是存储器访问中的字节数量 (例如，用于使用2^比例*索引+基址+缩放的位移的地址生成)。忽略冗余的低 阶位，并且因此位移因数字段的内容乘以存储器操作数总尺寸以生成在计算有 效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段 1374(稍候在本文中描述)和数据操纵字段1354C确定。位移字段1362A和 位移因数字段1362B可以不用于无存储器访问1305的指令模板和/或不同的实 施例可实现两者中的仅一个或均未实现，在这个意义上它们是任选的。

数据元素宽度字段1364－其内容区分使用大量数据元素宽度中的哪一个 (在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支 持仅一个数据元素宽度和/或使用操作码的某一方面支持数据元素宽度则不需 要该字段，在这个意义上它是任选的。

写掩码字段1370－其内容在每一数据元素位置的基础上控制目的地向量 操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板 支持合并-写掩码，而B类指令模板支持合并写掩码和归零写掩码两者。当合 并时，向量掩码允许在执行任何操作(由基础操作和扩充操作指定)期间保护 目的地中的任何元素集免于更新，在另一实施例中，保持其中对应掩码位具有 0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操 作(由基础操作和扩充操作指定)期间使目的地中的任何元素集归零，在一个 实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是 控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的 跨度)，然而，修改的元素连续是不必要的。由此，写掩码字段1370允许部 分向量操作，包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1370 的内容选择大量写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器 (并且由此写掩码字段1370的内容间接地标识要执行的那个掩码)的本发明 的实施例，但是替换实施例相反或另外允许掩码写字段1370的内容直接地指 定要执行的掩码。

立即数字段1372－其内容允许对立即数的规范。在实现不支持立即数的 通用向量友好格式中不存在且在不使用立即数的指令中不存在该字段，在这个 意义上它是任选的。

类字段1368－其内容在指令的不同的类之间进行区分。参考图13A-B， 该字段的内容在A类和B类指令之间进行选择。在图13A-B中，圆角方形用 于指示专用值存在于字段中(例如，在图13A-B中分别用于类字段1368的A 类1368A和B类1368B)。

A类指令模板

在A类非存储器访问1305的指令模板的情况下，α字段1352被解释为其 内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍 入型操作1310和无存储器访问的数据变换型操作1315的指令模板分别指定舍 入1352A.1和数据变换1352A.2)的RS字段1352A，而β字段1354区分要执 行指定类型的操作中的哪一种。在无存储器访问1305指令模板中，比例字段 1360、位移字段1362A以及位移比例字段1362B不存在。

无存储器访问的指令模板－全部舍入控制型操作

在无存储器访问的全部舍入控制型操作1310的指令模板中，β字段1354 被解释为其内容提供静态舍入的舍入控制字段1354A。尽管在本发明的所述实 施例中舍入控制字段1354A包括抑制所有浮点异常(SAE)字段1356和舍入 操作控制字段1358，但是替换实施例可支持、可将这些概念两者都编码成相同 的字段或者只有这些概念/字段中的一个或另一个(例如，可只有舍入操作控制 字段1358)。

SAE字段1356－其内容区分是否停用异常事件报告；当SAE字段1356 的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不提起任 何浮点异常处理器。

舍入操作控制字段1358－其内容区分执行一组舍入操作中的哪一个(例 如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制 字段1358允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指 定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1350 的内容优先于该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作1315的指令模板中，β字段1354被解 释为数据变换字段1354B，其内容区分要执行大量数据变换中的哪一个(例如， 无数据变换、混合、广播)的。

在A类存储器访问1320的指令模板的情况下，α字段1352被解释为驱逐 提示字段1352B，其内容区分要使用驱逐提示中的哪一个(在图13A中，为存 储器访问时效性1325指令模板和存储器访问非时效性1330的指令模板分别指 定时效性1352B.1和非时效性1352B.2)，而β字段1354被解释为数据操纵字 段1354C，其内容区分要执行大量数据操纵操作(也称为基元(primitive)) 中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。 存储器访问1320的指令模板包括比例字段1360、以及任选的位移字段1362A 或位移比例字段1362B。

向量存储器指令使用转换支持来执行来自存储器的向量负载并将向量存 储到存储器。如同有规律的向量指令，向量存储器指令以数据元素式的方式与 存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容阐 述。

存储器访问的指令模板－时效性

时效性数据是可能很快地重新使用足以从高速缓存受益的数据。然而，这 是提示且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板－非时效性

非时效性数据是不可能很快地重新使用足以从第一级高速缓存中的高速 缓存受益且应当给予驱逐优先级的数据。然而，这是提示且不同的处理器可以 不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1352被解释为写掩码控制(Z)字段 1352C，其内容区分由写掩码字段1370控制的写掩码应当是合并还是归零。

在B类非存储器访问1305的指令模板的情况下，β字段1354的一部分被 解释为RL字段1357A，其内容区分要执行不同扩充操作类型中的哪一种(例 如，针对无存储器访问的写掩码控制部分舍入控制类型操作1312的指令模板 和无存储器访问的写掩码控制VSIZE型操作1317的指令模板分别指定舍入 1357A.1和向量长度(VSIZE)1357A.2)，而β字段1354的其余部分区分要 执行指定类型的操作中的哪一种。在无存储器访问1305指令模板中，比例字 段1360、位移字段1362A以及位移比例字段1362B不存在。

在无存储器访问的写掩码控制的部分舍入控制型操作1310的指令模板 中，β字段1354的其余部分被解释为舍入操作字段1359A，并且停用异常事件 报告(给定指令不报告任何种类的浮点异常标志且不提起任何浮点异常处理 器)。

舍入操作控制字段1359A－只作为舍入操作控制字段1358，其内容区分 执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及 就近舍入)。由此，舍入操作控制字段1359A允许在每一指令的基础上改变舍 入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实 施例中，舍入操作控制字段1350的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1317的指令模板中，β字段 1354的其余部分被解释为向量长度字段1359B，其内容区分要执行大量数据向 量长度中的哪一个(例如，128字节、256字节、或512字节)。

在B类存储器访问1320的指令模板的情况下，β字段1354的一部分被解 释为广播字段1357B，其内容区分是否要执行广播型数据操纵操作，而β字段 1354的其余部分被解释为向量长度字段1359B。存储器访问1320的指令模板 包括比例字段1360、以及任选的位移字段1362A或位移比例字段1362B。

针对通用向量友好指令格式1300，示出完整操作码字段1374，包括格式 字段1340、基础操作字段1342以及数据元素宽度字段1364。尽管示出了其中 完整操作码字段1374包括所有这些字段的一个实施例，但是完整操作码字段 1374包括在不支持所有这些字段的实施例中的少于所有的这些字段。完整操作 码字段1374提供操作码(opcode)。

扩充操作字段1350、数据元素宽度字段1364以及写掩码字段1370允许 这些特征在每一指令的基础上以通用向量友好指令格式指定。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，其中这些指 令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内找到的各种指令模板在不同的情形下是有益的。在本发 明的一些实施例中，不同处理器或者处理器内的不同核可只有支持仅A类、仅 B类、或者可支持两类。举例而言，期望用于通用计算的高性能通用无序核可 只支持B类，期望主要用于图形和/或科学(吞吐量)计算的核可只支持A类， 并且期望用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些 混合的核，但是并非来自两类的所有模板和指令都在本发明的权限内)。同样， 单个处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的 类。举例而言，在具有分离的图形和通用核的处理器中，图形核中的期望主要 用于图形和/或科学计算的一个核可只支持A类，而通用核中的一个或多个可 以是和期望用于通用计算的支持B类的无序执行和寄存器重命名的高性能通 用核。没有分离的图形核的另一处理器可包括支持A类和B类两者的一个或 多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征还 可在其他类中实现。以高级语言撰写的程序可被输入(例如，仅仅按时间编译 或者统计编译)到各种不同的可执行形式，包括：1)只有用于执行的目标处理 器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而撰写的 替换例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指 令而执行的控制流代码的形式。

示例性专用向量友好指令格式

图14是示出根据本发明的实施例的示例性专用向量友好指令格式的框 图。图14示出在其指定位置、尺寸、解释和字段的次序、以及那些字段中的 一些字段的值的意义上是专用的专用向量友好指令格式1400。专用向量友好指 令格式1400可用于扩展x86指令集，并且由此一些字段类似于在现有x86指 令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具 有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字 段、SIB字段、位移字段、以及立即数字段一致。示出来自图13的字段映射 到的来自图14的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1300的上下文 中，本发明的实施例参考专用向量友好指令格式1400进行了描述，但是本发 明不限于专用向量友好指令格式1400，声明的地方除外。例如，通用向量友好 指令格式1300构想各种字段的各种可能的尺寸，而专用向量友好指令格式 1400被示为具有专用尺寸的字段。作为具体示例，尽管在专用向量友好指令格 式1400中数据元素宽度字段1364被示为一位字段，但是本发明不限于此(即， 通用向量友好指令格式1300构想数据元素宽度字段1364的其他尺寸)。

通用向量友好指令格式1300包括以下列出以在图14A中示出的顺序的如 下字段。

EVEX前缀(字节0-3)1402－以四字节形式进行编码。

格式字段1340(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是 格式字段1340，并且它包含0x62(在本发明的一个实施例中用于区分向量友 好指令格式的唯一值)。

第二-第四字节(EVEX字节1-3)包括提供专用能力的大量位字段。

REX字段1405(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX 字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(1357BEX 字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应 VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码 为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已 知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此Rrrr、 Xxxx以及Bbbb可通过增加EVEX.R、EVEX.X以及EVEX.B来形成。

REX’字段1310－这是REX’字段1310的第一部分，并且是用于对扩展的 32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段 (EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的 其他位一起以位反转的格式存储以(在公知x86的32位模式下)与其实操作 码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描 述)中不接受MOD字段中的值11；本发明的替换实施例不以反转的格式存储 该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句 话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成 R’Rrrr。

操作码映射字段1415(EVEX字节1，位[3:0]–mmmm)–其内容对隐含 的前导操作码字节(0F、0F38、或0F3)进行编码。

数据元素宽度字段1364(EVEX字节2，位[7]–W)－由记号EVEX.W表 示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺 寸)。

EVEX.vvvv1420(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可 包括如下：1)EVEX.vvvv对以反转(1补码)的形式指定的第一源寄存器操作 数进行编码且对具有两个或两个以上源操作数的指令有效；2)EVEX.vvvv针对 特定向量位移对以1补码的形式指定的目的地寄存器操作数进行编码；或者3) EVEX.vvvv不对任何操作数进行编码，保留该字段，并且应当包含1111b。由 此，EVEX.vvvv字段1420对以反转(1补码)的形式存储的第一源寄存器指 定符的4个低阶位进行编码。依据该指令，额外不同的EVEX位字段用于将指 定符尺寸扩展到32个寄存器。

EVEX.U1368类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则 它指示A类或EVEX.U0，如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1425(EVEX字节2，位[1:0]-pp)－提供了用于基础操作 字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这 也具有的压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来 表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前 缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，这些传统SIMD 前缀被编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之 前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统 指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作 为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这 些传统SIMD前缀指定不同的含义。替换实施例可重新设计PLA以支持2位 SIMD前缀编码，并且由此不需要扩展。

α字段1352(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、 EVEX.RL、EVEX.写掩码控制、以及EVEX.N；还被示为具有α)－如先前所 述的，该字段是上下文专用的。

β字段1354(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、 EVEX.rr1、EVEX.LL0、EVEX.LLB；还被示为具有βββ)－如先前所述的， 该字段是内容专用的。

REX’字段1310－这是REX’字段1210的其余部分，并且是可用于对扩展 的32个寄存器集合的较高16个或较低16寄存器进行编码的EVEX.V’位字段 (EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16 个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成 V’VVVV。

写掩码字段1370(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存 器中的寄存器索引，如先前所述的。在本发明的一个实施例中，专用值 EVEX.kkk＝000具有隐含着没有写掩码用于特定指令(这可以各种方式(包括 使用硬连线到所有的写掩码或者旁路掩码硬件的硬件)实现)的特别行为。

实操作码字段1430(字节4)还被称为操作码字节。操作码的一部分在该 字段中指定。

MOD R/M字段1440(字节5)包括MOD字段1442、Reg字段1444、以 及R/M字段1446。如先前所述的，MOD字段1442的内容在存储器访问和非 存储器访问的操作之间进行区分。Reg字段1444的作用可被归结为两种情形： 对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且 不用于对任何指令操作数进行编码。R/M字段1446的作用可包括如下：对参 考存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器 操作数进行编码。

比例索引基址(SIB)字节(字节6)－如先前所述的，比例字段1350的 内容用于存储器地址生成。SIB.xxx1454和SIB.bbb1456－先前已经针对寄存 器索引Xxxx和Bbbb参考了这些字段的内容。

位移字段1362A(字节7-10)－当MOD字段1442包含10时，字节7-10 是位移字段1362A，并且它与传统32位位移(disp32)一样地工作，并且以字 节粒度工作。

位移因数字段1362B(字节7)－当MOD字段1442包含01时，字节7 是位移因数字段1362B。该字段的位置与传统x86指令集8位位移(disp8)的 位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它可只在-128 和127字节偏移量之间寻址，在64字节的高速缓存线的方面，disp8使用可被 设为仅四个实有用的值-128、-64、0和64的8位；由于常常需要更大的范围， 所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移 因数字段1362B是disp8的重新解释；当使用位移因数字段1362B时，实际位 移通过位移因数字段的内容乘以存储器操作数访问的尺寸(N)确定。该类型 的位移被称为disp8*N。这减小了平均指令长度(用于位移但具有大得多的范 围的单个字节)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假 设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字 段1362B替换传统x86指令集8位位移。由此，位移因数字段1362B以与x86 指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行 编码，唯一的不同在于，disp8超载至disp8*N。换句话说，在编码规则中没有 变化，或者只在通过硬件对位移值的解释中有编码长度(这需要使位移缩放存 储器操作数的尺寸以获得字节式地址偏移量)。

立即数字段1372如先前所述地操作。

完整操作码字段

图14B是示出根据本发明的实施例的构成完整操作码字段1374的具有专 用向量友好指令格式1400的字段的框图。具体地，完整操作码字段1374包括 格式字段1340、基础操作字段1342、以及数据元素宽度(W)字段1364。基 础操作字段1342包括前缀编码字段1425、操作码映射字段1415以及实操作码 字段1430。

寄存器索引字段

图14C是示出根据本发明的一个实施例的构成寄存器索引字段1344的具 有专用向量友好指令格式1400的字段的框图。具体地，寄存器索引字段1344 包括REX字段1405、REX’字段1410、MODR/M.reg字段1444、MODR/M.r/m 字段1446、VVVV字段1420、xxx字段1454以及bbb字段1456。

扩充操作字段

图14D是示出根据本发明的一个实施例的构成扩充操作字段1350的具有 专用向量友好指令格式1400的字段的框图。当类(U)字段1368包含0时， 它表达EVEX.U0(A类1368A)；当它包含1时，它表达EVEX.U1(B类1368B)。 当U＝0且MOD字段1442包含11(表达无存储器访问操作)时，α字段1352 (EVEX字节3，位[7]–EH)被解释为rs字段1352A。当rs字段1352A包含1 (舍入1352A.1)时，β字段1354(EVEX字节3，位[6:4]–SSS)被解释为舍 入控制字段1354A。舍入控制字段1354A包括一位SAE字段1356和两位舍入 操作字段1358。当rs字段1352A包含0(数据变换1352A.2)时，β字段1354 (EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1354B。当U＝0且 MOD字段1442包含00、01或10(表达存储器访问操作)时，α字段1352(EVEX 字节3，位[7]–EH)被解释为驱逐提示(EH)字段1352B且β字段1354(EVEX 字节3，位[6:4]-SSS)被解释为三位数据操纵字段1354C。

当U＝1时，α字段1352(EVEX字节3，位[7]–EH)被解释为写掩码控制 (Z)字段1352C。当U＝1且MOD字段1442包含11(表达无存储器访问操 作)时，β字段1354的一部分(EVEX字节3，位[4]–S0)被解释为RL字段 1357A；当它包含1(舍入1357A.1)时，β字段1354的其余部分(EVEX字 节3，位[6-5]–S2-1)被解释为舍入操作字段1359A，而当RL字段1357A包 含0(VSIZE1357.A2)时，β字段1354的其余部分(EVEX字节3，位[6-5]-S2-1) 被解释为向量长度字段1359B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD 字段1442包含00、01或10(表达存储器访问操作)时，β字段1354(EVEX 字节3，位[6:4]–SSS)被解释为向量长度字段1359B(EVEX字节3，位[6-5]–L1-0) 和广播字段1357B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图15是根据本发明的一个实施例的寄存器架构1500的框图。在所示出的 实施例中，有32个512位宽的向量寄存器1510；这些寄存器被引用为zmm0 到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16 上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位) 覆盖在寄存器xmm0-15上。专用向量友好指令格式1400对这些覆盖的寄存器 组操作，如在以下表格中所示的。

换句话说，向量长度字段1359B在最大长度与一个或多个其他较短长度 之间进行选择，其中每一这种较短长度是前一长度的一半，并且没有向量长度 字段1359B的指令模板对最大向量长度操作。此外，在一个实施例中，专用向 量友好指令格式1400的B类指令模板对打包或标量单/双精度浮点数据以及打 包或标量整数数据操作。标量操作是在zmm/ymm/xmm寄存器中的最低阶数据 元素位置上执行的操作；依据本实施例，较高阶数据元素位置保持与在指令之 前相同或者归零。

写掩码寄存器1515－在所示的实施例中，存在8个写掩码寄存器(k0至 k7)，每一写掩码寄存器的尺寸是64位。在替换实施例中，写掩码寄存器1515 的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器 k0无法用作写掩码；当正常可指示k0的编码用作写掩码时，它选择硬连线的 写掩码0xFFFF，从而有效地停用该指令的写掩码。

通用寄存器1525——在所示出的实施例中，有十六个64位通用寄存器， 这些寄存器与现有的x86寻址模式来寻址存储器操作数一起使用。这些寄存器 通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP，以及R8到R15 来引用。

标量浮点堆栈寄存器组(x87堆栈)1545，在其上面重叠(aliased)MMX 打包整数平坦寄存器组1550——在所示出的实施例中，x87堆栈是用于使用 x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而 使用MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM 寄存器之间执行的某些操作保存操作数。

本发明的替换实施例可以使用较宽的或较窄的寄存器。另外，本发明的替 换实施例可以使用多一些，少一些或不同的寄存器组和寄存器。

示例性核架构、处理器和计算机架构

处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如， 这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)预期用于 通用计算的高性能通用无序核；3)主要预期用于图形和/或科学(吞吐量)计 算的专用核。不同处理器的实现可包括：包括预期用于通用计算的一个或多个 通用有序核和/或预期用于通用计算的一个或多个通用无序核的CPU；以及2) 包括主要预期用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。 这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开 的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器； 3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称 为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以 及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的 协处理器和附加功能包括在同一管芯上的片上系统。接着描述示例性核架构， 随后描述示例性处理器和计算机架构。

示例性核架构

有序和无序核框图

图16A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存 器重命名的无序发布/执行流水线两者的框图。图16B是示出根据本发明的实 施例的有序架构核的示例性实施例以及包括在处理器中的示例性寄存器重命 名的无序发布/执行架构核两者的框图。图16A-10B中的实线框解说了有序流 水线和有序核，而虚线框中的可选附加项解说了寄存器重命名的、无序发布/ 执行流水线和核。给定有序方面是无序方面的子集的情况下，无序方面将被描 述。

在图16A中，处理器流水线1600包括取出级1602、长度解码级1604、 解码级1606、分配级1608、重命名级1610、调度(也称为分派或发布)级1612、 寄存器读取/存储器读取级1614、执行级1616、写回/存储器写入级1618、异 常处理级1622和提交级1624。

图16B示出了包括耦合到执行引擎单元1650的前端单元1630的处理器 核1690，且执行引擎单元和前端单元两者都耦合到存储器单元1670。核1690 可以是精简指令集合计算(RISC)核、复杂指令集合计算(CISC)核、非常 长的指令字(VLIW)核或混合或替换核类型。作为又一选项，核1690可以是 专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理 器单元(GPGPU)核、或图形核等等。

前端单元1630包括耦合到指令高速缓存单元1634的分支预测单元1632， 该指令高速缓存单元1634被耦合到指令翻译后备缓冲器(TLB)1636，该指 令翻译后备缓冲器1636被耦合到指令取出单元1638，指令取出单元1638被耦 合到解码单元1640。解码单元1640(或解码器)可解码指令，并生成从原始 指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多 个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解 码单元1640可使用各种不同的机制来实现。合适的机制的示例包括但不限于 查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。 在一个实施例中，核1690包括存储(例如，在解码单元1640中或否则在前端 单元1630内的)某些宏指令的微代码的微代码ROM或其他介质。解码单元 1640耦合至执行引擎单元1650中的重命名/分配器单元1652。

执行引擎单元1650包括重命名/分配器单元1652，该重命名/分配器单元 1652耦合至引退单元1654和一个或多个调度器单元1656的集合。调度器单元 1656表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元 1656被耦合到物理寄存器组单元1658。每个物理寄存器组单元1658表示一个 或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类 型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量浮点、 状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中， 物理寄存器组单元1658包括向量寄存器单元、写掩码寄存器单元和标量寄存 器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用 寄存器。物理寄存器组单元1658被引退单元1654覆盖以示出可以用来实现寄 存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器 组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器图和寄存器池 等等)。引退单元1654和物理寄存器组单元1658被耦合到执行群集1660。执 行群集1660包括一个或多个执行单元1662的集合和一个或多个存储器访问单 元1664的集合。执行单元1662可以执行各种操作(例如，移位、加法、减法、 乘法)，以及对各种类型的数据(例如，标量浮点、打包整数、打包浮点、向 量整数、向量浮点)执行。尽管某些实施例可以包括专用于特定功能或功能集 合的多个执行单元，但其他实施例可包括全部执行所有函数的仅一个执行单元 或多个执行单元。调度器单元1656、物理寄存器组单元1658和执行群集1660 被示为可能有多个，因为某些实施例为某些类型的数据/操作(例如，标量整数 流水线、标量浮点/打包整数/打包浮点/向量整数/向量浮点流水线，和/或各自 具有其自己的调度器单元、物理寄存器单元和/或执行群集的存储器访问流水 线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行 群集具有存储器访问单元1664的某些实施例)创建分开的流水线。还应当理 解，在分开的流水线被使用的情况下，这些流水线中的一个或多个可以为无序 发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元1664的集合被耦合到存储器单元1670，该存储器单元 1670包括耦合到数据高速缓存单元1674的数据TLB单元1672，其中数据高 速缓存单元1674耦合到二级(L2)高速缓存单元1676。在一个示例性实施例 中，存储器访问单元1664可包括加载单元、存储地址单元和存储数据单元， 其中的每一个均耦合至存储器单元1670中的数据TLB单元1672。指令高速缓 存单元1634还耦合到存储器单元1670中的二级(L2)高速缓存单元1676。 L2高速缓存单元1676被耦合到一个或多个其他级的高速缓存，并最终耦合到 主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现 流水线1600：1)指令取出1638执行取出和长度解码级1602和1604；2)解码 单元1640执行解码级1606；3)重命名/分配器单元1652执行分配级1608和重 命名级1610；4)调度器单元1656执行调度级1612；5)物理寄存器组单元1658 和存储器单元1670执行寄存器读取/存储器读取级1614；执行群集1660执行 执行级1616；6)存储器单元1670和物理寄存器组单元1658执行写回/存储器 写入级1618；7)各单元可牵涉到异常处理级1622；以及8)引退单元1654和物 理寄存器组单元1658执行提交级1624。

核1690可支持一个或多个指令集合(例如，x86指令集合(具有与较新 版本一起添加的某些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的 MIPS指令集合；加利福尼州桑尼维尔市的ARM控股的ARM指令集合(具有 诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施 例中，核1690包括支持打包数据指令集扩展(例如，AVX1、AVX2和/或先 前描述的一些形式的一般向量友好指令格式(U＝0和/或U＝1))的逻辑，从 而允许很多多媒体应用使用的操作能够使用打包数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集 合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、 同步多线程化(其中单个物理核为物理核正同步多线程化的各线程中的每一个 线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有 序架构中使用寄存器重命名。尽管所解说的处理器的实施例还包括分开的指令 和数据高速缓存单元1634/1674以及共享L2高速缓存单元1676，但替换实施 例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内 部高速缓存或多个级别的内部缓存。在某些实施例中，该系统可包括内部高速 缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可 以在核和/或处理器的外部。

具体的示例性有序核架构

图17A-B示出更具体的示例性有序核架构的框图，该核可以是芯片中的 若干逻辑块(包括具有相同类型和/或不同类型的其他核)中的一个。这些逻辑 块通过高带宽的互连网络(例如，环形网络)与某些固定的功能逻辑、存储器 I/O接口和其它必要的I/O逻辑通信，这依赖于应用。

图17A是根据本发明的各实施例的单个处理器核连同它与管芯上互连网 络1702的连接以及其二级(L2)高速缓存的本地子集1704的框图。在一个实施 例中，指令解码器1700支持具有打包数据指令集合扩展的x86指令集。L1高 速缓存1706允许对标量和向量单元中的高速缓存存储器的低等待时间访问。 尽管在一个实施例中(为了简化设计)，标量单元1708和向量单元1710使用分 开的寄存器集合(分别为标量寄存器1712和向量寄存器1714)，并且在这些寄 存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1706读回，但 是本发明的替换实施例可以使用不同的方法(例如使用单个寄存器集合或包括 允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1704是全局L2高速缓存的一部分，该全局L2 高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个 处理器核具有到其自己的L2高速缓存1704的本地子集的直接访问路径。被处 理器核读出的数据被存储在其L2高速缓存子集1704中，并且可以被快速访问， 该访问与其他处理器核访问其自己的本地L2高速缓存子集并行。被处理器核 写入的数据被存储在其子集的L2高速缓存子集1704中，并在必要的情况下从 其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许 诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每 个环形数据路径为每个方向1012位宽。

图17B是根据本发明的各实施例的图17A中的处理器核的一部分的展开 图。图17B包括作为L1高速缓存1704的L1数据高速缓存1706A部分，以及 关于向量单元1710和向量寄存器1714的更多细节。具体地说，向量单元1710 是16宽向量处理单元(VPU)(见16宽ALU1728)，该单元执行整数、单精度浮 点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1720支持对寄 存器输入的混合、通过数值转换单元1722A-B支持数值转换，并通过复制单元 1724支持对存储器输入的复制。写掩码寄存器1726允许断言所得的向量写入。

具有集成存储器控制器和图形器件的处理器

图18是根据本发明的实施例的可具有一个以上核、可具有集成存储器控 制器、并且可具有集成图形的处理器1800的框图。图18的实线框示出了处理 器1800，处理器1800具有单个核1802A、系统代理1810、一组一个或多个总 线控制器单元1816，而可选附加的虚线框示出了替换的处理器1800，具有多 个核1802A-N、系统代理单元1810中的一组一个或多个集成存储器控制器单 元1814以及专用逻辑1808。

因此，处理器1800的不同实现可包括：1)CPU，其中专用逻辑1808是集 成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1802A-N 是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)； 2)协处理器，其中核1802A-N是主要预期用于图形和/或科学(吞吐量)的大 量专用核；以及3)协处理器，其中核1802A-N是大量通用有序核。因此，处 理器1800可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信 处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的 集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该 处理器可以被实现在一个或多个芯片上。处理器1800可以是一个或多个衬底 的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工 技术中的任何一个技术将其实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个 共享高速缓存单元1806的集合、以及耦合至集成存储器控制器单元1814的集 合的外部存储器(未示出)。该共享高速缓存单元1806的集合可以包括一个或多 个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别 的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基 于环的互连单元1812将集成图形逻辑1808、共享高速缓存单元1806的集合以 及系统代理单元1810/集成存储器控制器单元1814互连，但替换实施例可使用 任何数量的公知技术来将这些单元互连。在一个实施例中，在一个或多个高速 缓存单元1806与核1802-A-N之间维持一致性。

在某些实施例中，核1802A-N中的一个或多个核能够多线程化。系统代 理1810包括协调和操作核1802A-N的那些组件。系统代理单元1810可包括例 如功率控制单元(PCU)和显示单元。PCU可以是或包括调整核1802A-N和集成 图形逻辑1808的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个 外部连接的显示器。

核1802A-N在架构指令集合方面可以是同构的或异构的；即，这些核 1802A-N中的两个或更多个核可能能够执行相同的指令集合，而其他核可能能 够执行该指令集合的仅仅子集或不同的指令集合。

示例性计算机架构

图19-22是示例性计算机架构的框图。本领域已知的对膝上型设备、台式 机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络中枢、 交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、 机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电 子设备的其他系统设计和配置也是合适的。一般来说，能够纳入本文中所公开 的处理器和/或其它执行逻辑的大量系统和电子设备一般都是合适的。

现在参考图19，所示出的是根据本发明一实施例的系统1900的框图。系 统1900可以包括一个或多个处理器1910、1915，这些处理器耦合到控制器中 枢1920。在一个实施例中，控制器中枢1920包括图形存储器控制器中枢 (GMCH)1990和输入/输出中枢(IOH)1950(其可以在分开的芯片上)； GMCH1990包括存储器1940和协处理器1945耦合到的存储器和图形控制器； IOH1950将输入/输出(I/O)设备1960耦合到GMCH1990。替换地，存储器 和图形控制器中的一个或两个在处理器(如本文中所描述的)内集成，存储器 1940和协处理器1945直接耦合到处理器1910、以及在单个芯片中具有IOH 1950的控制器中枢1920。

附加处理器1915的任选性质用虚线表示在图19中。每一处理器1910、 1915可包括本文中描述的处理核中的一个或多个，并且可以是处理器1800的 某一版本。

存储器1940可以是例如动态随机存取存储器(DRAM)、相变化存储器 (PCM)或这两者的组合。对于至少一个实施例，控制器中枢1920经由诸如 前侧总线(FSB)之类的多点总线(multi-drop bus)、诸如快速通道互连(QPI) 之类的点对点接口、或者类似的连接1995与处理器1910、1915进行通信。

在一个实施例中，协处理器1945是专用处理器，诸如例如高吞吐量MIC 处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理 器等等。在一个实施例中，控制器中枢1920可以包括集成图形加速计。

按照包括架构、微架构、热、功耗特征等等优点的度量谱，物理资源1910、 1915之间存在各种差别。

在一个实施例中，处理器1910执行控制一般类型的数据处理操作的指令。 嵌入在这些指令中的可以是协处理器指令。处理器1910识别如具有应当由附 连的协处理器1945执行的类型的这些协处理器指令。因此，处理器1910在协 处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控 制信号)发布到协处理器1945。协处理器1945接受并执行所接收的协处理器 指令。

现在参考图20，示出了根据本发明的一个实施例的第一更具体的示例性 系统2000的框图。如图20所示，多处理器系统2000是点对点互连系统，并 包括经由点对点互连2050耦合的第一处理器2070和第二处理器2080。处理器 2070和2080中的每一个都可以是处理器1800的某一版本。在本发明的一个实 施例中，处理器2070和2080分别是处理器1910和1915，而协处理器2038 是协处理器1945。在另一实施例中，处理器2070和2080分别是处理器1910 和协处理器1945。

处理器2070和2080被示为分别包括集成存储器控制器(IMC)单元2072 和2082。处理器2070还包括作为其总线控制器单元的一部分的点对点(P-P) 接口2076和2078；类似地，第二处理器2080包括点对点接口2086和2088。 处理器2070、2080可以使用点对点(P-P)电路2078、2088经由P-P接口2050 来交换信息。如图20所示，IMC2072和2082将各处理器耦合至相应的存储 器，即存储器2032和存储器2034，这些存储器可以是本地附连至相应的处理 器的主存储器的一部分。

处理器2070、2080可各自经由使用点对点接口电路2076、2094、2086、 2098的各个P-P接口2052、2054与芯片组2090交换信息。芯片组2090可以 可选地经由高性能接口2039与协处理器2038交换信息。在一个实施例中，协 处理器2038是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理 器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内或被包括两个处理 器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率 模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速 缓存中。

芯片组2090可经由接口2096耦合至第一总线2016。在一个实施例中， 第一总线2016可以是外围部件互连(PCI)总线，或诸如PCI Express总线或其它 第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图20所示，各种I/O设备2014可以连同总线桥2018耦合到第一总线 2016，总线桥2018将第一总线2016耦合至第二总线2020。在一个实施例中， 诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速计(诸如例如 图形加速计或数字信号处理器(DSP)单元)、场可编程门阵列或任何其他处 理器的一个或多个附加处理器2015被耦合到第一总线2016。在一个实施例中， 第二总线2020可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线 2020，在一个实施例中这些设备包括例如键盘/鼠标2022、通信设备2027以及 诸如可包括指令/代码和数据2030的盘驱动器或其它大容量存储设备的存储单 元2028。此外，音频I/O2024可以被耦合至第二总线2020。注意，其它架构 是可能的。例如，取代图20的点对点架构，系统可以实现多站总线或其它这 类架构。

现在参考图21，示出了根据本发明的一个实施例的第二更具体的示例性 系统2100的框图。图20和21中的相同元件使用相同附图标记，且在图21中 省略了图20的某些方面以避免混淆图21的其它方面。

图21示出处理器2070、2080可分别包括集成存储器和I/O控制逻辑 (“CL”)2072和2082。因此，CL2072、2082包括集成存储器控制器单元 并包括I/O控制逻辑。图21不仅示出耦合至CL2072、2082的存储器2032、 2034，而且还解说了同样耦合至控制逻辑2072、2082的I/O设备2114。传统 I/O设备2115被耦合至芯片组2090。

现在参照图22，所示出的是根据本发明一个实施例的SoC2200的框图。 在图18中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC 的可选特征。在图22中，互连单元2202被耦合至：应用处理器2210，该应用 处理器包括一个或多个核202A-N的集合以及共享高速缓存单元1806；系统代 理单元1810；总线控制器单元1816；集成存储器控制器单元1814；一组或一 个或多个协处理器2220，其可包括集成图形逻辑、图像处理器、音频处理器和 视频处理器；静态随机存取存储器(SRAM)单元2230；直接存储器存取(DMA) 单元2232；以及用于耦合至一个或多个外部显示器的显示单元2240。在一个 实施例中，协处理器2220包括专用处理器，诸如例如网络或通信处理器、压 缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方 法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程 序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失 性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图20中解说的代码2030)应用于输入指令，以执行 本文描述的各功能并生成输出信息。输出信息可以按已知方式被应用于一个或 多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理 器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系 统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处 理系统通信。程序代码也可以在需要的情况下用汇编语言或机器语言来实现。 事实上，本文中描述的机制不仅限于任何特定编程语言的范围。在任一情形下， 语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表征 性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得 该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被 存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际 制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成 的物品的非瞬态、有形安排，其包括存储介质，诸如硬盘；任何其它类型的盘， 包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)的以 及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器 (DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编 程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变 化存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态、有形机器可读介质，该介质包含 指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、 电路、装置、处理器和/或系统特性。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在某些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。 例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态 二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或 多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转 换器可以在处理器上、在处理器外、或者部分在处理器上部分在处理器外。

图23是根据本发明的实施例的对比使用软件指令变换器将源指令集中的 二进制指令变换成目标指令集中的二进制指令的框图。在所示的实施例中，指 令转换器是软件指令转换器，但作为替换该指令转换器可以用软件、固件、硬 件或其各种组合来实现。图23示出了用高级语言2302的程序可以使用x86编 译器2304来编译，以生成可以由具有至少一个x86指令集核的处理器2316原 生执行的x86二进制代码2306。具有至少一个x86指令集核的处理器2316表 示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执 行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86 指令集核的指令集的本质部分，或2)被定向为在具有至少一个x86指令集核的 英特尔处理器上运行的应用或其它程序的对象代码版本，以便取得与具有至少 一个x86指令集核的英特尔处理器基本相同的结果。x86编译器2304表示用于 生成x86二进制代码2306(例如，对象代码)的编译器，该二进制代码2306 可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2316 上执行。类似地，图23示出用高级语言2302的程序可以使用替换的指令集编 译器2308来编译，以生成可以由不具有至少一个x86指令集核的处理器2314 (例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集， 和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处 理器)原生执行的替换指令集二进制代码2310。指令转换器2312被用来将x86 二进制代码2306转换成可以由不具有x86指令集核的处理器2314原生执行的 代码。该转换后的代码不大可能与替换性指令集二进制代码2310相同，因为 能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由 来自替换性指令集的指令构成。因此，指令转换器2312通过仿真、模拟或任 何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备 执行x86二进制代码2306的软件、固件、硬件或其组合。

可选实施例

尽管是通过几个实施例来对本发明进行描述的，但是，那些精通相关技术 的人将认识到，本发明不仅限于所描述的实施例，在所附权利要求书的精神和 范围内，可以对本发明进行修改。说明书因此应当被视为解说性的而非限定性 的。例如，尽管附图中的流程图示出本发明的某些实施例的特定操作顺序，按 应理解该顺序是示例性的(例如，可选实施例可按不同顺序执行操作、组合某 些操作、使某些操作重叠等)。