对条件循环进行矢量化的指令和逻辑

摘要

指令和逻辑提供了对条件循环的矢量化。矢量扩展指令具有：用于指定源矢量的参数；用于指定条件掩码寄存器的参数；以及用于指定保持n个连续矢量元素的目的地矢量的目的地参数，n个连续矢量元素中的每个矢量都具有大小为m个字节的相同可变分段大小。响应于处理器指令，从源矢量的连续矢量元素中复制出数据，扩展入指定的目的地矢量的未掩码矢量元素中，而不将数据复制入目的地矢量的经掩码矢量元素中，其中n响应于所执行的处理器指令而发生变化。源矢量可以是寄存器，而目的地矢量可以是在存储器内。一些实施例存储条件判决的计数。其他实施例可存储其他数据，例如，目标地址、表偏移、或处理指令的指示符，等等。

说明书

技术领域

本公开涉及处理逻辑、微处理器以及相关的指令集体系结构的领域，当这些指 令集体系结构被处理器或其他处理逻辑所执行时运行逻辑、数学或其他功能性操作。 特别是，本公开涉及提供用于条件循环的SIMD矢量化功能的指令和逻辑。

背景技术

目前的诸多处理器通常包括用于提供计算密集型操作但提供高度数据并行性的 指令，这些指令可通过使用多种数据存储设备的高效实现来使用，这些数据存储设备 诸如：单指令多数据（SIMD）矢量寄存器。在SIMD执行中，单指令同时在多个数据 元素上操作。这通常是通过扩展诸如寄存器和算术逻辑单元（ALU）之类的多个资源 的宽度从而允许它们分别保持或操作多个数据元素来实现的。

中央处理单元（CPU）可提供这类并行硬件以支持SIMD矢量处理。矢量是保持 若干连续数据元素的数据结构。大小为L的矢量寄存器可包含N个矢量元素，该矢量 元素的大小为M，其中N=L/M。例如，64字节矢量寄存器可被划分为：（a）64个矢 量元素，每个元素保持占用1字节的数据项；（b）32个矢量元素，每个元素保持占 用2字节（或称为：“字”）的数据项；（c）16个矢量元素，每个元素保持占用4 字节（或称为：“双字”）的数据项；或（d）8个矢量元素，每个元素保持占用8 字节（或称为：“四字”）的数据项。

许多应用具有大量的数据级并行性，并且能够受益于SIMD支持。为了维持SIMD 效率，一些体系结构不仅仅允许SIMD算是操作，也允许SIMD存储器读取和写入操作 以及SIMD混洗和置换操作。然而，一些应用花费了极其多的时间用于对一组稀疏位 置的操作。此外，有时候执行顺序和/或条件操作，这些操作仅仅从具有SIMD操作中 获得了有限的优势。

例如，普林斯顿共享存储器计算机的应用程序库（Princeton Application Repository for Shared-Memory Computers,PARSEC）是包含有多线程程序的基准套 件。该套件关注于新兴的工作负载，并被设计为代表了芯片多处理器的下代共享存储 器程序。PARSEC程序之一是streamcluster，用于通过寻找预定量的中间件使得每个 点可被指派给其最近的中央点而解决线上群集问题。该程序花费其大部分时间用于评 价开设新群集的增益。并行增益计算被一称为pgain的函数所执行，该函数包括如下 循环：

上述示例性循环示出了执行在存储器阵列上的条件操作，对其难以实现矢量化， 并且在允许SIMD操作的处理器体系结构上得到了非常有限的优势。

目前，还没有充分探索针对这种性能限制问题、顺序和/或条件操作、以及其他 瓶颈的潜在解决方案。

附图说明

在附图的各图中通过示例而非限制地示出本发明。

图1A是执行指令以提供用于条件循环的SIMD矢量化功能的系统的一个实施例 的框图。

图1B是执行指令以提供用于条件循环的SIMD矢量化功能的系统的另一个实施 例的框图。

图1C是执行指令以提供用于条件循环的SIMD矢量化功能的系统的另一个实施 例的框图。

图2是执行指令以提供用于条件循环的SIMD矢量化功能的处理器的一个实施例 的框图。

图3A示出根据一个实施例的打包数据类型。

图3B示出根据一个实施例的打包数据类型。

图3C示出根据一个实施例的打包数据类型。

图3D示出根据一个实施例的编码为条件循环提供SIMD矢量化功能的指令。

图3E示出根据另一个实施例的编码为条件循环提供SIMD矢量化功能的指令。

图3F示出根据另一个实施例的编码为条件循环提供SIMD矢量化功能的指令。

图3G示出根据另一个实施例的编码为条件循环提供SIMD矢量化功能的指令。

图3H示出根据另一个实施例的编码为条件循环提供SIMD矢量化功能的指令。

图4A是执行指令以提供用于条件循环的SIMD矢量化功能的处理器微体系结构 的一个实施例的元素。

图4B示出了执行指令以提供用于条件循环的SIMD矢量化功能的处理器微体系 结构的另一个实施例的元素。

图5是执行指令以提供用于条件循环的SIMD矢量化功能的处理器的一个实施例 的框图。

图6是执行指令以提供用于条件循环的SIMD矢量化功能的计算机系统的一个实 施例的框图。

图7是执行指令以提供用于条件循环的SIMD矢量化功能的计算机系统的另一个 实施例的框图。

图8是执行指令以提供用于条件循环的SIMD矢量化功能的计算机系统的另一个 实施例的框图。

图9是执行指令以提供用于条件循环的SIMD矢量化功能的芯片上系统的一个实 施例的框图。

图10是执行指令以提供用于条件循环的SIMD矢量化功能的处理器的一个实施 例的框图。

图11是提供用于条件循环的SIMD矢量化功能的IP核心开发系统的一个实施例 的框图。

图12示出了提供用于条件循环的SIMD矢量化功能的体系结构仿真系统的一个 实施例。

图13示出了翻译指令以提供用于条件循环的SIMD矢量化功能的系统的一个实 施例。

图14A是使用指令以提供用于条件循环的SIMD矢量化功能的进程的一个实施例 的流程图。

图14B是使用指令以提供用于条件循环的SIMD矢量化功能的进程的另一个实施 例的流程图。

图15A是执行矢量扩展指令以提供用于条件循环的SIMD矢量化功能的进程的一 个实施例的流程图。

图15B是执行矢量扩展指令以提供用于条件循环的SIMD矢量化功能的进程的另 一个实施例的流程图。

图16是提供用于条件循环的SIMD矢量化功能的进程的一个实施例的流程图。

图17示出了执行矢量扩展指令以提供用于条件循环的SIMD矢量化功能的设备 的实施例。

图18示出了执行矢量扩展指令以提供用于条件循环的SIMD矢量化功能的设备 的另一个实施例。

具体实施方式

下文揭示了一种用于在处理器、计算机系统或其他处理设备中、或与处理器、 计算机系统或其他处理设备一起结合以提供用于条件循环的SIMD矢量化功能的指令 和处理逻辑。

在此揭示的指令和逻辑用于为矢量处理器提供条件循环的矢量化。SIMD矢量扩 展指令包括：源参数，用于指定源矢量；掩码参数，用于指定条件掩码寄存器；以及 目的地参数，用于指定保持n个连续矢量元素的目的地矢量，n个连续矢量元素中的 每个矢量都包括大小为m个字节的相同可变分段。响应于该处理器指令，从源矢量的 连续矢量元素中复制出数据，进入指定的目的地矢量的未掩码矢量元素中，而不将数 据复制入指定的目的地矢量的经掩码矢量元素中，其中n响应于所执行的处理器指令 而发生变化。一些实施例存储条件判决的计数。其他实施例可存储其他数据，例如， 目标地址、表偏移、或处理指示的指示符，等等。

一些实施例可将计数矢量的元素设置为n个计数值，例如，连续的计数值。接 着，可访问存储器阵列一部分（例如，is_center[i:i+n-1]）以获取判决矢量。SIMD矢 量比较操作随后被用于根据判决矢量来生成矢量条件掩码，并且矢量条件掩码可被存 储在掩码寄存器中。响应于执行SIMD矢量扩展指令，将数据从源矢量的连续矢量元 素（诸如，连续的计数值）中复制出，进入目的地矢量的未掩码矢量元素中，而不将 数据从源矢量复制入目的地矢量的经掩码矢量元素中，其中n响应于所接收的处理器 指令而发生变化（诸如，m字节的可变分段大小可以是阵列center_table[]中的整数的 大小）。因此，根据SIMD掩码矢量写入操作，来自目的地矢量的数据可被存储在存 储器中。因此，条件循环的矢量化可通过使用在此所揭示的以及下文中将详细描述的 指令和逻辑来完成。

以下示出了执行来自函数pgain的矢量化循环的伪代码示例：

可以理解到，矢量扩展指令的一个实施例可指定存储器中的目的地矢量（例如， center_table[i:i+n-1]），从而消除了对单独的掩码矢量写入操作（诸如，maskstore） 的需要。也应该理解到，条件循环的矢量化可通过使用在此所描述的并在下文中所详 细示出的指令和逻辑来完成，由此提高了性能和指令吞吐量，并减少了功率使用和能 量消耗。这些技术可被使用在诸如线上群集之类的应用中，在这些应用中需要按照实 时条件来组织大量连续生成的数据。这些应用可包括网络入侵检测、模式识别以及数 据挖掘，等等。

在以下描述中，陈述了诸如处理逻辑、处理器类型、微体系结构条件、事件、 启用机制等多种特定细节，以提供对本发明实施例的更透彻理解。然而，本领域技术 人员应当领会，没有这些具体细节也可实践本发明。此外，没有详细示出一些公知的 结构、电路等等，以避免不必要地混淆本发明的实施例。

虽然下述的诸个实施例参照处理器来描述，但其他实施例也适用于其他类型的 集成电路和逻辑设备。本发明的实施例的类似技术和教导可应用于其它类型的电路或 半导体器件，这些其它类型的电路或半导体器件也可受益于更高的流水线吞吐量和提 高的性能。本发明的诸个实施例的教示适用于执行数据操作的任何处理器或机器。然 而，本发明不限于执行512位、256位、128位、64位、32位、或16位数据运算的 处理器或机器，并适用于执行数据操作或管理的任何处理器和机器。此外，下述描述 提供了示例，并且附图出于示意性目的示出了多个示例。然而，这些示例不应该被理 解为具有限制性目的，因为它们仅仅旨在提供本发明的诸个实施例示例，而并非对本 发明的实施例的所有可能实现方式进行穷举。

虽然下述的示例描述了关于执行单元和逻辑电路的指令处理和分配，但本发明 的其他实施例也可通过存储在机器可读有形介质上的数据和/或指令来完成，当这些 数据和/或指令被机器执行时使得机器执行与本发明至少一个实施例相一致的功能。 在一个实施例中，与本发明的实施例相关联的功能被具现化在机器可执行指令中。这 些指令可用来使通过该指令编程的通用处理器或专用处理器执行本文描述的步骤。本 发明的诸个实施例也可以作为计算机程序产品或软件来提供，该计算机程序产品或软 件可包括其上存储有指令的机器或计算机可读介质，这些指令可被用来对计算机（或 其他电子设备）进行编程来执行根据本发明的实施例的一个或多个操作。另选地，本 发明的诸个实施例的这些步骤可由包含用于执行这些步骤的固定功能逻辑的专用硬 件组件来执行，或由经编程的计算机组件以及固定功能硬件组件的任何组合来执行。

被用于对逻辑进行编程以执行本发明的诸个实施例的指令可被存储在系统的存 储器（诸如,DRAM、高速缓存、闪存、或其他存储器）中。进一步的，指令可经由网 络或其他计算机可读介质来分发。因此，计算机可读介质可包括用于以机器（诸如， 计算机）可读的格式存储或发送信息的任何机制，但不限于：磁盘、光盘、致密盘只 读存储器（CD-ROM）、磁光盘、只读存储器（ROM）、随机存取存储器（RAM）、可擦 除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）、磁卡或光 卡、闪存、或在经由互联网通过电、光、声、或其他形式的传播信号（诸如，载波、 红外信号、数字信号等）发送信息中所用的有形机器可读存储器。因此，计算机可读 介质包括用于存储或发送机器（例如，计算机）可读形式的电子指令或信息的任何类 型的有形机器可读介质。

设计会经历多个阶段，从创新到仿真到制造。表示设计的数据可用多种方式来 表示该设计。首先，如仿真中将有用的，可使用硬件描述语言或其他功能性描述语言 来表示硬件。此外，具有逻辑和/或晶体管门电路的电路级模型可在设计流程的其他 阶段产生。此外，大多数设计在某些阶段都达到表示硬件模型中多种设备的物理配置 的数据水平。在使用常规半导体制造技术的情况下，表示硬件模型的数据可以是在不 同掩模层上对用于生成集成电路的掩模指示不同特征的存在与否的数据。在任何的设 计表示中，数据可被存储在任何形式的机器可读介质中。存储器或磁/光存储器（诸 如，盘）可以是存储信息的机器可读介质，这些信息是经由光学或电学波来发送的， 这些光学或电学波被调制或以其他方式生成以传送这些信息。当发送指示或承载代码 或设计的电学载波时，执行电信号的复制、缓冲或重传情况时，制作一个新的副本。 因此，通信提供商或网络提供商会在有形机器可读介质上至少临时地存储具体化本发 明的诸个实施例的技术的项目（诸如，编码在载波中的信息）。

在现代处理器中，多个不同执行单元被用于处理和执行多种代码和指令。并不 是所有指令都被同等地创建，因为其中有一些更快地被完成而另一些需要多个时钟周 期来完成。指令的吞吐量越快，则处理器的总体性能越好。因此，大量指令尽可能的 快地执行将会是有利的。然而，某些指令具有更大的复杂度，并需要更多的执行时间 和处理器资源。例如，浮点指令、加载/存储操作、数据移动等等。

因为更多的计算机系统被用于互联网、文本、多媒体应用，所以逐渐地引进更 多的处理器支持。在一个实施例中，指令集与一个或多个计算机体系结构相关联，包 括数据类型、指令、寄存器体系结构、寻址模式、存储器体系结构、中断和例外处理、 外部输入输出（I/O）。

在一个实施例中，指令集体系结构（ISA）可由一个或更多微体系结构来执行， 微体系结构包括用于执行一个或多个指令集的处理器逻辑和电路。因此，具有不同微 体系结构的诸个处理器可共享至少一部分公共指令集。例如，奔腾四（Pentium 4）处理器、酷睿（Core^TM）处理器、以及来自加利福尼亚州桑尼威尔（Sunnyvale） 的高级微设备有限公司（Advanced>

在一个实施例中，指令可包括一个或多个指令格式。在一个实施例中，指令格 式可指示多个字段（位的数目、位的位置等）以特别指定将要被执行的操作以及将要 被执行的操作的操作数。一些指令格式可进一步被指令模板（或子格式）所细分定义。 例如，给定指令格式的指令模板可被定义为具有不同的指令格式字段的子集，和/或 被定义为具有不同解释的给定字段。在一个实施例中，使用指令格式（并且，如果定 义过，以该指令格式的一个给定指令模板）来表示指令，并且该指令指定或指示操作 以及将进行操作的操作数。

科学应用、金融应用、自动矢量化通用应用、RMS（识别、挖掘和合成）应用以 及视觉和多媒体应用（诸如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别 算法和音频处理）可能需要相同的操作以对大量数据项进行操作。在一个实施例中， 单指令多数据(SIMD)指的是使得处理器在多个数据项目上执行一操作的一种类型的 指令。SIMD技术可被用于处理器中，这些处理器将寄存器中的诸个位（bit）逻辑地 划分入多个固定大小或可变大小的数据元素，每个数据元素表示单独的值。例如，在 一个实施例中，64位寄存器中的诸个位可被组织为包含四个单独的16位数据元素的 源操作数，每个数据元素表示单独的16位值。该数据类型可被称为“打包”数据类 型或“矢量”数据类型，并且该数据类型的操作数被称为打包数据操作数或矢量操作 数。在一个实施例中，打包数据项或矢量可以是存储在单个寄存器中的打包数据元素 的序列，并且打包数据操作数或矢量操作数可以是SIMD指令（或“打包数据指令” 或“矢量指令”）的源操作数或目的地操作数。在一个实施例中，SIMD指令指定了 将要被执行在两个源矢量操作数上的单个矢量操作，以生成具有相同或不同大小的、 具有相同或不同数量的数据项目的、具有相同或不同数据项目次序的目的地矢量操作 数（也被称为是结果矢量操作数），

由酷睿（Core^TM）处理器（具有包括x86、MMX^TM、流SIMD扩展（SSE）、 SSE2、SSE3、SSE4.1、SSE4.2指令的指令集）、ARM处理器（诸如，ARM处理器族，具有包括矢量浮点（VFP）和/或NEON指令的指令集）、MIPS处理器（诸 如，中国科学院计算机技术研究所（ICT）开发的龙芯处理器族）所使用的SIMD技术 在应用性能上带来了极大的提高（Core^TM和MMX^TM是加利福尼亚州圣克拉拉市的 intel公司的注册商标或商标）。

在一个实施例中，目的地寄存器/数据和源寄存器/数据是表示对应数据或操作 的源和目的地的通用术语。在一些实施例中，它们可由寄存器、存储器或具有与所示 出的那些所不同的名称或功能的其他存储区域所实现。例如，在一个实施例中， “DEST1”可以是临时存储寄存器或其他存储区域，而“SRC1”和“SRC2”是第一和 第二源存储寄存器或其他存储区域，等等。在其他实施例中，SRC和DEST存储区域 中的两个或更多区域可对应于相同存储区域中的不同数据存储元素（例如，SIMD寄 存器）。在一个实施例中，例如通过将执行在第一和第二源数据上的操作的结果写回 至两个源寄存器中作为目的地寄存器的那个寄存器，源寄存器中的一个也可以作为目 的地寄存器。

图1A是根据本发明的一个实施例的示例性计算机系统的框图，具有包括执行单 元以执行指令的处理器。根据本发明，诸如根据在此所描述的实施例，系统100包括 诸如处理器102之类的组件，以采用包括逻辑的执行单元来执行算法以处理数据。系 统100表示基于加利福尼亚州圣克拉拉的INTEL公司的奔腾三（III）、 奔腾四（4）、志强（Xeon^TM）、安腾（）、XScale^TM和/或StrongARM^TM微处理器的处理系统，当然也可以使用其他系统（包括：具有其他微处理器、工程工 作站、机顶盒等等的PC）。在一个实施例中，示例系统100可执行华盛顿州雷得蒙 的微软公司的WINDOWS^TM操作系统，当然也可使用其他操作系统（例如，UNIX和 Linux）、嵌入式软件、和/或图形用户界面。因此，本发明的各实施例不限于硬件和 软件的任何具体组合。

实施例不限于计算机系统。本发明的替换实施例可被用于其他设备，诸如手持 式设备和嵌入式应用。手持式设备的一些示例包括：蜂窝电话、互联网协议设备、数 码相机、个人数字助理(PDA)、手持式PC。嵌入式应用可包括：微控制器、数字信号 处理器（DSP）、芯片上系统、网络计算机（NetPC）、机顶盒、网络中枢、广域网（WAN） 交换机、或可执行参照至少一个实施例的一个或多个指令的任何其他系统。

图1A是计算机系统100的框图，计算机系统100具有处理器102，处理器102 包括一个或多个执行单元108以执行算法，以执行根据本发明的一个实施例的至少一 个指令。参照单处理器桌面或服务器系统来描述了一个实施例，但替换实施例可被包 括在多处理器系统中。系统100是“中枢”系统体系体系结构的示例。计算机系统 100包括处理器102以处理数据信号。处理器102可以是复杂指令集计算机（CISC） 微处理器、精简指令集计算（RISC）微处理器、超长指令字（VLIW）微处理器、实 现指令集组合的处理器或任意其它处理器设备（例如诸如，数字信号处理器）。处理 器102耦合至处理器总线110，处理器总线110可在处理器102和系统100内的其他 组件之间传输数据信号。系统100的诸个组件执行本领域所熟知的常规功能。

在一个实施例中，处理器102包括第一级（L1）内部高速缓存存储器104。取决 于体系结构，处理器102可具有单个内部高速缓存或多级内部高速缓存。或者，在另 一个实施例中，高速缓存存储器可位于处理器102的外部。其他实施例也可包括内部 高速缓存和外部高速缓存的组合，这取决于特定实现和需求。寄存器文件106可在多 个寄存器（包括：整数寄存器、浮点寄存器、状态寄存器、指令指针寄存器）中存储 不同类型的数据。

执行单元108（包括执行整数和浮点操作的逻辑）也位于处理器102中。处理器 102还包括微代码（ucode）ROM，其存储用于特定宏指令的微代码。对于一个实施例， 执行单元108包括处理打包指令集109的逻辑。通过将打包指令集109包括在通用处 理器102的指令集内（以及相关的电路以执行这些指令），许多多媒体应用所使用的 操作可使用通用处理器102中的打包数据来执行。因此，通过将处理器数据总线的全 带宽用于对打包数据进行操作，许多多媒体应用可获得加速，并更为有效率地执行。 这能减少在处理器数据总线上传输更小数据单元以在一个时间对一个数据元素执行 一个或多个操作的需要。

执行单元108的替换实施例也可被用于微控制器、嵌入式处理器、图形设备、 DSP以及其他类型的逻辑电路。系统100包括存储器120。存储器设备120可以是动 态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备或其 他存储器设备。存储器120可存储指令和/或由数据信号所表示的数据，数据信号可 由处理器102所执行。

系统逻辑芯片116耦合至处理器总线110和存储器120。在所示出的实施例中的 系统逻辑芯片116是存储器控制器中枢（MCH）。处理器102可经由处理器总线110 而与MCH116通信。MCH116提供至存储器120的高带宽存储器路径118，用于指令 和数据存储，以及用于对图形命令、数据和文本的存储。MCH116引导处理器102、 存储器120以及系统100内的其他组件之间的数据信号，并在处理器总线110、存储 器120和系统I/O122之间桥接数据信号。在一些实施例中，系统逻辑芯片116可提 供耦合至图形控制器112的图形端口。MCH116经由存储器接口118而耦合至存储器 120。图形卡112通过加速图形端口(AGP)互连114而耦合至MCH116。

系统100使用外围设备中枢接口总线122以将MCH116耦合至I/O控制器中枢 （ICH）130。ICH130经由局部I/O总线提供至一些I/O设备的直接连接。局部I/O 总线是高速I/O总线，用于将外围设备连接至存储器120、芯片组以及处理器102。 一些示例是音频控制器、固件中枢（闪存BIOS）128、无线收发器126、数据存储器 124、包括用户输入和键盘接口的传统I/O控制器、串行扩展端口（诸如通用串行总 线USB）以及网络控制器134。数据存储设备124可以包括硬盘驱动器、软盘驱动器、 CD-ROM设备、闪存设备、或其他大容量存储设备。

对于系统的另一个实施例，根据一个实施例的指令可被用于芯片上系统。芯 片上系统的一个实施例包括处理器和存储器。用于这样一个系统的存储器是闪存存储 器。闪存存储器可位于与处理器和其他系统组件相同的管芯上。此外，其他逻辑块， 诸如存储器控制器或图形控制器也可位于芯片上系统上。

图1B示出数据处理系统140，数据处理系统140执行本发明的一个实施例的原 理。本领域的技术人员可以简单理解到，在此描述的诸个实施例可用于替换处理系统， 而不背离本发明的实施例的范围。

计算机系统140包括处理核心159，处理核心159能执行根据一个实施例的至少 一个指令。对于一个实施例，处理核心159表示任何类型的体系结构的处理单元，包 括但不限于：CISC、RISC或VLIW类型体系结构、处理核心159也可适于以一种或多 种处理技术来制造，并且，通过充分详细地表示在机器可读介质上，可以便于其制造。

处理核心159包括执行单元142、一组寄存器文件145以及解码器144。处理核 心159还包括对于理解本发明的实施例所不需要的额外电路（没有示出）。执行单元 142用于执行处理核心159所接收到的指令。除了执行典型的处理器指令外，执行单 元142也执行打包指令集143中的指令，用于执行打包数据格式的操作。打包指令集 143包括用于执行本发明的诸个实施例的指令以及其他打包指令。执行单元142通过 内部总线而耦合至寄存器文件145。寄存器文件145表示处理核心159上的存储区域， 用于存储包括数据的信息。如前所述的，可以理解到，存储区域被用于存储打包数据 不是关键。执行单元142耦合至解码器144。解码器144用于将处理核心159所接收 到的指令解码为控制信号和/或微代码进入点。响应于这些控制信号和/或微代码进入 点，执行单元142执行合适的操作。在一个实施例中，解码器用于解读指令的操作码， 操作码指示在指令内所指示的对应数据上将执行何种操作。

处理核心159耦合至总线141，用于与多个其他系统设备进行通信，这些系统设 备包括但不限于：例如，同步动态随机存取存储器（SDRAM）控制器146、静态随机 存取存储器（SRAM）控制器147、猝发闪存接口148、个人计算机存储卡内部联合 (PCMCIA)/致密闪存（CF）卡控制器149、液晶显示器（LCD）控制器150、直接存储 器存取（DMA）控制器151、以及替换的总线主接口152。在一个实施例中，数据处理 系统140也包括I/O桥154，用于经由I/O总线153与多个I/O设备进行通信。这样 的I/O设备可包括但不限于：例如，通用异步接收机/发射机（UART）155、通用串行 总线（USB）156、蓝牙无线UART157、以及I/O扩展接口158。

数据处理系统140的一个实施例提供了移动通信、网络通信和/或无线通信，并 提供了能够执行SIMD操作的处理核心159，SIMD操作包括文本串比较操作。处理核 心159可编程有多种音频、视频、图像和通信算法，包括离散变换（诸如 Walsh-Hadamard变换、快速傅立叶变换（FFT）、离散余弦变换（DCT）、以及它们 相应的逆变换）、压缩/解压缩技术（诸如色彩空间变换）、视频编码运动估计或视 频解码运动补偿、以及调制/解调（MODEM）功能（诸如脉冲编码调制PCM）。

图1C示出了能够执行指令以提供用于条件循环的SIMD矢量化功能的数据处理 系统的其他替换实施例。根据一个替换实施例，数据处理系统160可包括主处理器 166、SIMD协处理器161、高速缓存处理器167以及输入/输出系统168。输入/输出 系统168可选地耦合至无线接口169。SIMD协处理器161能够执行包括有根据一个实 施例的指令的操作。处理核心170可适于以一种或多种处理技术来制造，并且，通过 充分详细地表示在机器可读介质上，可以便于包括处理核心170的数据处理系统160 的所有或一部分的制造。

对于一个实施例，SIMD协处理器161包括执行单元162以及一组寄存器文件164。 主处理器166的一个实施例包括解码器165，用于识别指令集163的指令，指令集163 包括根据一个实施例的用于由执行单元162所执行的指令。对于替换实施例，SIMD 协处理器161也包括解码器165B的至少一部分以解码指令集163的指令。处理核心 170也包括对于理解本发明的实施例所不需要的额外电路（没有示出）。

在操作中，主处理器166执行数据处理指令流，数据处理指令流控制通用类型 的数据处理操作，包括与高速缓存存储器167以及输入/输入系统168的交互。嵌入 于数据处理指令流中的是SIMD协处理器指令。主处理器166的解码器165将这些SIMD 协处理器指令识别为可由附连的SIMD协处理器161来执行的类型。因此，主处理器 166在协处理器总线171上发出这些SIMD协处理器指令（或表示SIMD协处理器指令 的控制信号），附连的SIMD协处理器从协处理器总线171接收到这些指令。在该情 况中，SIMD协处理器161将接受并执行任何接收到的用于其的SIMD协处理器指令。

经由无线接口169接收用于SIMD协处理器指令处理的数据。对于一个示例，语 音通信可以数字信号的形式被接收到，其将被SIMD协处理器指令所处理，以重新生 成表示该语音通信的数字音频采样。对于另一个示例，压缩音频和/或视频可以数字 位流的形式被接收到，其将被SIMD协处理器指令所处理，以重新生成数字音频采样 和/或运动视频帧。对于处理核心170的一个实施例，主处理器166和SIMD协处理器 161集成在单个的处理核心170上，该单个的处理核心170包括执行单元162、一组 寄存器文件164以及解码器165以识别指令集163的指令，指令集163包括根据一个 实施例的指令。

图2是包括逻辑电路以执行根据本发明的一个实施例的指令的处理器200的微 体系结构的框图。在一些实施例中，根据一个实施例的指令可被实现为操作在具有字 节大小、字大小、双字大小、四字大小等并具有诸多数据类型（诸如单精度和双精度 整数和浮点数据类型）的数据元素上。在一个实施例中，有序前端201是处理器200 的一部分，其获取将要被执行的指令，并准备这些指令以被处理器流水线所后续使用。 前端201可包括诸个单元。在一个实施例中，指令预取器226从存储器获取指令，并 将该指令馈送至指令解码器228，指令解码器228随后解码或解释该指令。例如，在 一个实施例中，解码器将所接收到的指令解码为机器可执行的被称为“微指令”或“微 操作”（也称为微操作数或uop）的一个或多个操作。在其他实施例中，解码器将指 令解析为操作码和对应的数据及控制字段，它们被微体系结构用于执行根据一个实施 例的操作。在一个实施例中，迹线高速缓存230接受经解码的微操作，并将它们组装 为程序有序序列或微操作队列234中的迹线，以用于执行。当迹线高速缓存230遇到 复杂指令时，微代码ROM232提供完成操作所需的微操作。

一些指令被转换为单个微操作，其他指令需要若干个微操作以完成整个操作。 在一个实施例中，如果需要超过四个微操作来完成指令，则解码器228访问微代码 ROM232以进行该指令。对于一个实施例，指令可被解码为少量的微操作以用于在指 令解码器228处执行。在另一个实施例中，如果需要若干微操作来完成操作，则指令 可被存储在微代码ROM232中。迹线高速缓存230参考进入点可编程逻辑阵列（PLA） 来确定正确的微指令指针用于读取微代码序列用以完成来自微代码ROM232的根据一 个实施例的一个或多个指令。当微代码ROM232完成对于指令的微操作序列化时，机 器的前端201恢复从迹线高速缓存230提取微操作。

无序执行引擎203是将指令准备用于执行的单元。无序执行逻辑具有若干个缓 冲器，用于将指令流平滑并且重排序，以优化指令流进入流水线后的性能，并调度执 行。分配器逻辑对每个微操作需要的机器缓冲器和资源进行分配，以用于执行。寄存 器重命名逻辑将诸个逻辑寄存器重命名为寄存器文件中的条目。在指令调度器（存储 器调度器、快速调度器202、慢速/通用浮点调度器204、简单浮点调度器206）之前， 分配器也将每个微操作的条目分配入两个微操作队列中的一个，一个队列用于存储器 操作，另一个队列用于非存储器操作。微操作调度器202、204、206基于对它们的依 赖输入寄存器操作数源的准备就绪以及微操作完成它们的操作所需的执行资源的可 用性来确定微操作何时准备好用于执行。一个实施例的快速调度器202可在主时钟周 期的每半个上进行调度，而其他调度器可仅仅在每个主处理器时钟周期上调度一次。 调度器对分配端口进行调派以调度微操作以便执行。

寄存器文件208、210位于调度器202、204、206和执行块211中的执行单元212、 214、216、218、220、222、224之间。也存在单独的寄存器文件208、210，分别用 于整数和浮点操作。一个实施例的每个寄存器文件208、210也包括旁路网络，旁路 网络可将刚完成的还没有被写入寄存器文件的结果旁路或递送给新的依赖微操作。整 数寄存器文件208和浮点寄存器文件210也能够彼此通信数据。对于一个实施例，整 数寄存器文件208被划分为两个单独的寄存器文件，一个寄存器文件用于低阶的32 位数据，第二个寄存器文件用于高阶的32位数据。一个实施例的浮点寄存器文件210 具有128位宽度的条目，因为浮点指令通常具有从64至128位宽度的操作数。

执行块211包括执行单元212、214、216、218、220、222、224，在此真正的执 行指令。该区块包括寄存器文件208、210，存储有微指令执行所需的整数和浮点数 据操作数值。一个实施例的处理器200包括有若干个执行单元：地址生成单元（AGU） 212、AGU214、快速ALU216、快速ALU218、慢速ALU220、浮点ALU222、浮点移 动单元224。对于一个实施例，浮点执行块222、224执行浮点、MMX、SIMD、SSE以 及其他操作。一个实施例的浮点ALU222包括64位/64位浮点除法器，用于执行除 法、平方根、以及余数微操作。对于本发明的诸个实施例，涉及浮点值的指令可使用 浮点硬件来处理。在一个实施例中，ALU操作进入高速ALU执行单元216、218。一个 实施例的高速ALU216、218可执行高速操作，有效等待时间为半个时钟周期。对于 一个实施例，大多数复杂整数操作进入慢速ALU220，因为慢速ALU220包括具有长 操作等待时间类型整数执行硬件，诸如，乘法器、移位器、标记逻辑和分支处理。存 储器加载/存储操作由AGU212、214来执行。对于一个实施例，整数ALU216、218、 220被描述为在64位数据操作数上执行整数操作。在替换实施例中，ALU216、218、 220可被实现为支持大范围的数据位，包括16、32、128、256等等。类似地，浮点 单元222、224可被实现为支持具有多种宽度的位的操作数范围。对于一个实施例， 浮点单元222、224可操作在结合有SIMD和多媒体指令的128位宽度打包数据操作数 上。

在一个实施例中，在父加载完成执行之前，微操作调度器202、204、206就分 派依赖操作。因为在处理器200中微操作被投机性调度和执行，所以处理器200也包 括处理存储器未命中的逻辑。如果数据加载在数据高速缓存中未命中，则可能存在带 有临时错误数据离开调度器并运行在流水线中的依赖操作。重放机制跟踪使用错误数 据的指令，并重新执行这些指令。仅仅依赖操作需要被重放，而允许独立操作完成。 一个处理器实施例的调度器和重放机制也被设计为捕捉提供用于条件循环的SIMD矢 量化功能的指令。

术语“寄存器”指代被用作为指令的一部分以标识操作数的板上处理器储存区 域。换句话说，寄存器是那些处理器外部（从编程者的角度来看）可用的。然而，一 实施例的寄存器不限于表示特定类型的电路。相反，一实施例的寄存器能够存储并提 供数据，能够执行在此所述的功能。在此所述的寄存器可由处理器中的电路使用任何 数量不同技术来实现，诸如，专用物理寄存器、使用寄存器重命名的动态分配物理寄 存器、专用和动态分配物理寄存器的组合，等等。在一个实施例中，整数寄存器存储 三十二位整数数据。一个实施例的寄存器文件也包含八个多媒体SIMD寄存器，用于 打包数据。对于以下讨论，可以理解到寄存器是被设计为保持打包数据的数据寄存器， 诸如，微处理器中的64位宽MMX^TM寄存器（在某些示例中也称为”mm”寄存器），启 用加利福尼亚州圣克拉拉市的INTEL公司的MMX技术。这些MMX寄存器（可用在整数 和浮点格式中）可操作伴随SIMD和SSE指令的打包数据元素。类似地，涉及SSE2、 SSE3、SSE4或更新技术（统称为“SSEx”）的128位宽XMM寄存器也可被用于保持 这样打包数据操作数。在一个实施例中，存储打包数据和整数数据时，寄存器不需要 区分这两类数据类型。在一个实施例中，整数和浮点数据可被包括在相同的寄存器 文件中，或被包括在不同的寄存器文件中。进一步的，在一个实施例中，浮点和整数 数据可被存储在不同的寄存器中，或被存储在相同的寄存器中。在下述附图的示例 中，描述了多个数据操作数。图3A示出根据本发明的一个实施例的多媒体寄存器中 的多种打包数据类型表示。图3A示出了打包字节310、打包字320、打包双字（dword） 330的用于128位宽操作数的数据类型。本示例的打包字节格式310是128位长，并 且包含十六个打包字节数据元素。字节在此被定义为是8位数据。每一个字节数据元 素的信息被存储为：对于字节0存储在位7到位0，对于字节1存储在位15到位8， 对于字节2存储在位23到位16，最后对于字节15存储在位120到位127。因此，在 该寄存器中使用了所有可用的位。该存储配置提高了处理器的存储效率。同样，因为 访问了十六个数据元素，所以一个操作现在可并行地执行在十六个数据元素上。

通常，数据元素是单独的数据片，与具有相同长度的其他数据元素一起存储在 单个寄存器或存储器位置中。在涉及SSEx技术的打包数据序列中，存储在XMM寄存 器中的数据元素的数目是128位除以单个数据元素的位长。类似地，在涉及MMX和 SSE技术的打包数据序列中，存储在MMX寄存器中的数据元素的数目是64位除以单 个数据元素的位长。虽然图3A中所示的数据类型是128位长，但本发明的诸个实施 例也可操作64位宽、256位宽、512位宽或其他大小的操作数。本示例的打包字格式 320是128位长，并且包含八个打包字数据元素。每个打包字包含十六位的信息。图 3A的打包双字格式330是128位长，并且包含四个打包双字数据元素。每个打包双 字数据元素包含三十二位信息。打包四字是128位长，并包含两个打包四字数据元素。

图3B示出了寄存器内数据存储格式的替换例。每个打包数据可包括超过一个独 立数据元素。示出了三个打包数据格式：打包半数据元素314、打包单数据元素342、 以及打包双数据元素343。打包半数据元素341、打包单数据元素342、打包双数据 元素343的一个实施例包含定点数据元素。替换实施例中，一个或多个打包半数据元 素341、打包单数据元素342、打包双数据元素343可包含浮点数据元素。打包半数 据元素341的一个替换实施例是一百二十八位长度，包含八个16位数据元素。打包 单数据元素342的一个替换实施例是一百二十八位长度，且包含四个32位数据元素。 打包双数据元素343的一个实施例是一百二十八位长度，且包含两个64位数据元素。 可以理解的是，这样的打包数据格式进一步可被扩展至其他寄存器长度，例如，96 位、160位、192位、224位、256位、512位或更长。图3C示出了根据本发明的一 个实施例的多媒体寄存器中多种有符号和无符号打包数据类型表示。无符号打包字节 表示344示出了SIMD寄存器中的无符号打包字节的存储。每一个字节数据元素的信 息被存储为：对于字节0存储在位7到位0，对于字节1存储在位15到位8，对于字 节2存储在位23到位16，等等，最后对于字节15存储在位120到位127。因此，在 该寄存器中使用了所有可用的位。该存储配置可提高处理器的存储效率。同样，因为 访问了十六个数据元素，一个操作现在可并行地执行在十六个数据元素上。有符号打 包字节表示345示出了有符号打包字节的存储。注意到，每个字节数据元素的第八位 是符号指示符。无符号打包字表示346示出了SIMD寄存器中字7到字0如何被存储。 有符号打包字表示347类似于无符号打包字寄存器内表示346。注意到，每个字数据 元素的第十六位是符号指示符。无符号打包双字表示348示出了双字数据元素如何存 储。有符号打包双字表示349类似于无符号打包双字寄存器内表示348。注意到，必 要的符号位是每个双字数据元素的第三十二位。

图3D是操作码（opcode）格式360的一个实施例的示例，具有三十二位或更多 的位，寄存器/存储器操作数寻址模式对应于“64和IA-32Intel体系结构软件 开发者手册组合卷2A和2B：指令集参考A-Z”（“64and IA-32Intel Architecture Software Developer’s Manual Combined Volumes2A and2B:Instruction Set Reference A-Z,”）（可在万维网地址intel.com/products/processor/manuals/上从加利福尼亚州的圣 克拉拉市的Intel公司获得）中所描述的操作码格式类型。在一个实施例中，指令可 被字段361和362中的一个或多个所编码。可以标识每个指令高达两个操作数位置， 包括高达两个源操作数标识符364和365。对于一个实施例，目的地操作数标识符366 与源操作数标识符364相同，而在其他实施例中它们不相同。对于可选实施例，目的 地操作数标识符366与源操作数标识符365相同，而在其他实施例中它们不相同。在 一个实施例中，由源操作数标识符364和365所标识的源操作数中的一个被指令的结 果所覆写，而在其他实施例中，标识符364对应于源寄存器元素，而标识符365对应 于目的地寄存器元素。对于一个实施例，操作数标识符364和365可被用于标识32 位或64位的源和目的地操作数。图3E示出了具有四十个或更多位的另一个替换式操 作码（opcode）格式370。操作码格式370对应于操作码格式360，并包括可选的前 缀字节378。根据一个实施例的指令可被字段378、371和372中的一个或多个所编 码。通过源操作数标识符374和375以及通过前缀字节378，可标识每个指令中高达 两个操作数位置。对于一个实施例，前缀字节378可被用于标识32位或64位的源和 目的地操作数。对于一个实施例，目的地操作数标识符376与源操作数标识符374 相同，而在其他实施例中它们不相同。对于可选实施例，目的地操作数标识符376 与源操作数标识符375相同，而在其他实施例中它们不相同。在一个实施例中，指令 操作在由操作数标识符374和375所标识的一个或多个操作数上，并且由操作数标识 符374和375所标识的一个或多个操作数被指令的结果所覆写，然而在其他实施例中， 由标识符374和375所标识的操作数被写入另一个寄存器中的另一个数据元素中。操 作码格式360和370允许由MOD字段363和373所部分指定的（以及由可选的规模化 指标字节和偏移字节scale-index-base and displacement bytes所指定的）寄存器到寄存 器寻址、存储器到寄存器寻址、由存储器对寄存器寻址、由寄存器对寄存器寻址、直 接对寄存器寻址、寄存器至存储器寻址。接下来转到图3F，在一些替换实施例中， 64位（或128位、或256位、或512位或更多）单指令多数据(SIMD)算术操作可经 由协处理器数据处理（CDP）指令来执行。操作码（opcode）格式380示出了一个这 样的CDP指令，具有CDP操作码字段382和389。对于替换实施例，该类型CDP指令， 操作可由字段383、384、387和388中的一个或多个来编码。每个指令可以标识高达 三个操作数位置，包括高达两个源操作数标识符385和390以及一个目的地操作数标 识符386。协处理器的一个实施例可操作在8、16、32和64位值上。对于一个实施 例，指令被执行在整数数据元素上。在一些实施例中，使用条件字段381，可有条件 地执行指令。对于一些实施例，源数据大小可由字段383来编码。在一些实施例中， 可在SIMD字段上执行零（Z）、负（N）、进位（C）和溢出（V）检测。对于一些指 令，饱和类型可由字段384来编码。

接下来转到图3G，是另一个替换操作码（opcode）格式397的示例，以提供根 据另一个实施例对条件循环的SIMD矢量化功能，此操作码格式对应于“先进矢 量扩展编程参考”（“Advanced Vector Extensions Programming Reference”，可 在万维网intel.com/products/processor/manuals/上从加利福尼亚州圣克拉拉市的Intel 公司获得）中所描述的操作码格式类型。原始x86指令集向1字节操作码提供多种 地址字节（syllable）格式以及包含在附加字节中的直接操作数，可从第一个“操作 码”字节中获知附加字节的存在。此外，特定字节值被预留给操作码作为修改符（称 为前缀prefix，因为它们被放置在指令之前）。当256个操作码字节的原始配置（包 括特定前缀值）耗尽时，指定单个字节以移出（escape）到新的256个操作码集合。 因为矢量指令（诸如，SIMD）的加入，需要更多的操作码，并且“两字节”操作码映 射也已经不够，即便通过使用前缀进行了扩展以后。为此，使用两字节加上可选的前 缀作为标识符的新指令被加入附加的映射。

除此外，为了便于在64位模式中实现额外的寄存器，在前缀和操作码（以及任 何的用于确定操作码所需的移出字节）之间使用额外的前缀（被称为“REX”）。在 一个实施例中，REX具有4个“荷载”位，以指示在64位模式中使用附加的寄存器。 在其他实施例中，可具有比4位更少或更多的位。至少一个指令集的通用格式（通常 对应于格式360和/或格式370）一般地示出如下：

[prefixes][rex]escape[escape2]opcode modrm(etc.)

操作码格式397对应于操作码格式370，并包括可选的VEX前缀字节391（在一个实 施例中，以十六进制的C4开始）以替换大部分的其他公共使用的传统指令前缀字节 和移出代码。例如，以下示出了使用两个字段来编码指令的实施例，其可被用于在原 始指令中存在第二移出代码时，或用于需要在REX字段中使用附加位（诸如，XB和W 字段）时。在以下所示的实施例中，传统移出由新的移出值所表示，传统前缀被完全 压缩为“荷载（payload）”字节的一部分，传统前缀被重新申明，并用于进一步的 扩展，第二移出代码被压缩在“映射（map）”字段，且未来的映射或特征空间可用， 并且加入新的特征（new feature）（诸如，增加的矢量长度以及额外的源寄存器区 分符）。

根据一个实施例的指令可通过字段391和392中的一个或多个来编码。字段391与源 操作码标识符374和375以及可选规模化指标（scale-index-base SIB）标识符393、 可选位移标识符394以及可选直接字节395一起使用，可以标识每个指令的高达四个 操作数位置。对于一个实施例，VEX前缀字节391可被用于标识32位或64位的源和 目的地操作数和/或128位或256位SIMD寄存器或存储器操作数。对于一个实施例， 由操作码格式397所提供的功能可能与操作码格式370相冗余，而在其他实施例中它 们不同。操作码格式370和397允许由MOD字段373所部分指定的（以及由可选的 SIB标识符393、可选的位移标识符394以及可选的直接标识符395所指定的）寄存 器到寄存器寻址、存储器到寄存器寻址、由存储器对寄存器寻址、由寄存器对寄存器 寻址、直接对寄存器寻址、寄存器至存储器寻址。接着来到图3H，示出了另一替换 操作码（opcode）格式398，用于提供根据另一实施例的用于条件循环的SIMD矢量 化功能。操作码格式398对应于操作码格式370和397，并包括可选的EVEX前缀字 节396（在一个实施例中，以十六进制的62开始）以替换大部分的其他公共使用的 传统指令前缀字节和移出代码，并提供附加的功能。根据一个实施例的指令可通过字 段396和392中的一个或多个来编码。通过字段396与源操作码标识符374和375 以及可选规模化指标（scale-index-base SIB）标识符393、可选位移标识符394以及 可选直接字节395一起使用，可以标识每个指令高达四个操作数位置和掩码。对于一 个实施例，EVEX前缀字节396可被用于标识32位或64位的源和目的地操作数和/或 128位、256位或512位SIMD寄存器或存储器操作数。对于一个实施例，由操作码格 式398所提供的功能可能与操作码格式370或397相冗余，而在其他实施例中它们不 同。操作码格式398允许由MOD字段373所部分指定的（以及由可选的SIB标识符 393、可选的位移标识符394以及可选的直接标识符395所指定的）寄存器到寄存器 寻址、存储器到寄存器寻址、由存储器对寄存器寻址、由寄存器对寄存器寻址、直接 对寄存器寻址、寄存器至存储器寻址。至少一个指令集的通用格式（一般对应于格式 360和/或格式370）被一般地示出如下：

evex1RXBmmmmm WvvvLpp evex4opcode modrm[sib][disp][imm]

对于一个实施例，根据EVEX格式398来编码的指令可具有额外的“荷载”位， 其被用于提供对条件循环的SIMD矢量化功能，并具有附加的新特征，诸如例如，用 户可配置掩码寄存器、附加的操作数、从128位、256位或512位矢量寄存器或待选 择的更多的寄存器的选择、等等。

例如，在VEX格式397可被用于提供对带有隐含条件掩码的条件循环的SIMD矢 量化功能的情况下，EVEX格式398可被用于提供对带有显式用户可配置掩码的条件 循环的SIMD矢量化功能。此外，在VEX格式397可被用于提供在128位或256位矢 量寄存器上对条件循环的SIMD矢量化功能的情况下，EVEX格式398可被用于提供在 128位、256位、512位或更大（或更小）的矢量寄存器上对条件循环的SIMD矢量化 功能。

为条件循环提供SIMD矢量化功能的示例性矢量扩展指令被如下示例示出：

应该理解到，条件循环的矢量化可通过使用SIMD矢量扩展指令（诸如以上描述 的指令）来完成，由此提高了性能和指令吞吐量，并减少了功率使用和能量消耗。使 用诸如此类的指令的技术可被使用在诸如线上群集之类的应用中，在这些应用中需要 按照实时的条件来组织大量连续生成的数据。这些应用可包括网络入侵检测、模式识 别、以及数据挖掘，以及其他有用应用，其中的一部分用其他方式是难以矢量化的。

图4A是示出根据本发明的至少一个实施例的有序流水线以及寄存器重命名级、 无序发布/执行流水线的框图。图4B是示出根据本发明的至少一个实施例的要被包 括在处理器中的有序体系结构核心以及寄存器重命名逻辑、无序发布/执行逻辑的框 图。图4A中的实线框示出了有序流水线，虚线框示出了寄存器重命名、无序发布/ 执行流水线。类似地，图4B中的实线框示出了有序体系结构逻辑，而虚线框示出了 寄存器重命名逻辑以及无序发布/执行逻辑。

在图4A中，处理器流水线400包括获取级402、长度解码级404、解码级406、 分配级408、重命名级410、调度（也被称为指派或发布）级412、寄存器读取/存储 器读取级414、执行级416、写回/存储器写入级418、异常处理级422、提交级424。

在图4B中，箭头指示两个或更多个单元之间的耦合，且箭头的方向指示这些单 元之间的数据流的方向。图4B示出处理器核心490，包括：前端单元430，耦合至执 行引擎单元450，两者均耦合至存储器单元470。

核心490可以是精简指令集计算（RISC）核心、复杂指令集计算（CISC）核心、 超长指令字（VLIW）核心或混合或其他核心类型。作为另一个选项，核心490可以是 特定功能核心，诸如，例如，网络或通信核心、压缩引擎、图形核心或类似物。前端 单元430包括分支预测单元432，耦合至指令高速缓存单元434，该指令高速缓存单 元434耦合至指令翻译查找缓冲器(TLB)436、该指令翻译查找缓冲器(TLB)436耦合 至指令获取单元438，该指令获取单元438耦合至解码单元440。解码单元或解码器 可解码指令，并生成一个或多个微操作、微代码进入点、微指令、其他指令、或其他 控制信号作为输出，这些输出是从原始指令中解码出的，或是以其他方式反映原始指 令，或是从原始指令中推导而出的。解码器可使用各种不同的机制来实现。合适的机 制的示例包括但不限于：查找表、硬件实现、可编程逻辑阵列（PLA）、微代码只读 存储器（ROM）等等。指令高速缓存单元434进一步耦合至存储器单元470中的第二 级（L2）高速缓存单元476。解码单元440耦合至执行引擎单元450中的重命名/分 配器单元452。

执行引擎单元450包括耦合到退休单元454和一组一个或多个调度器单元456 的重命名/分配器单元452。调度器单元456表示任何数量的不同调度器，包括：预 约站、中央指令窗口等等。调度器单元456耦合至物理寄存器文件单元458。物理寄 存器文件单元458中的每一个表示一个或多个物理寄存器文件，其中不同的物理寄存 器文件存储一个或多个不同的数据类型（诸如标量整数、标量浮点、打包整数、打包 浮点、矢量整数、矢量浮点、等等）、状态（诸如，指令指针是将要被执行的下一个 指令的地址）等等。物理寄存器文件单元458被退休单元454所覆盖，以示出可实现 寄存器重命名和无序执行的多种方式（诸如，使用重排序缓冲器和退休寄存器文件、 使用未来文件（future file）、历史缓冲器、退休寄存器文件、使用寄存器映射和 寄存器池等等）。通常，体系结构寄存器从处理器外部或从编程者的视角来看是可见 的。这些寄存器不限于任何已知的特定电路类型。多种不同类型的寄存器可适用，只 要它们能够存储并提供在此所述的数据。合适的寄存器的示例包括但不限于：专用物 理寄存器、使用寄存器重命名的动态分配物理寄存器、专用物理寄存器和动态分配物 理寄存器的组合等等。退休单元454和物理寄存器文件单元458耦合至执行群集460。 执行群集460包括一组一个或多个执行单元462以及一组一个或多个存储器访问单元 464。执行单元462可执行多种操作（包括：移位、加法、减法、乘法）并可在多种 数据类型（诸如、标量浮点、打包整数、打包浮点、矢量整数、矢量浮点）上执行。 尽管一些实施例可包括专用于特定功能或功能组的多个执行单元，然而其他实施例可 包括仅仅一个执行单元或全部执行所有功能的多个执行单元。调度单元456、物理寄 存器文件单元458、执行群集460被示出为可能是复数个，因为某些实施例为某些数 据/操作类型创建了诸个单独流水线（例如，均具有各自调度单元、物理寄存器文件 单元和/或执行群集的标量整数流水线、标量浮点/打包整数/打包浮点/矢量整数/矢 量浮点流水线、和/或存储器访问流水线，以及在单独的存储器访问流水线的情况下 特定实施例被实现为仅仅该流水线的执行群集具有存储器访问单元464）。可以理解 到，在使用诸个单独流水线的情况下，这些流水线中的一个或多个可以是无序发布/ 执行，并且其余的是有序的。一组存储器访问单元464被耦合至存储器单元470，存 储器单元470包括数据TLB单元472，数据TLB单元472耦合至高速缓存单元474， 高速缓存单元474耦合至第二级（L2）高速缓存单元476。在一个示例性实施例中， 存储器访问单元464可包括加载单元、存储地址单元和存储数据单元，其中的每一个 均耦合至存储器单元470中的数据TLB单元472。L2高速缓存单元476耦合至一个或 多个其他级别的高速缓存，并最终耦合至主存储器。

作为示例，示例性的寄存器重命名无序发布/执行核心体系结构可以如下所述地 实现流水线400：1）指令获取器438执行获取和长度解码级402和404；2)解码单元 440执行解码级406；3)重命名/分配器单元452执行分配级408和重命名级410；4) 调度器单元456执行调度级412；5)物理寄存器文件单元458和存储器单元470执行 寄存器读取/存储器读取级414；执行群集460执行执行级416；6)存储器单元470 和物理寄存器文件单元458执行写回/存储器写入级418；7)多个单元可被牵涉在异 常处理级422中；以及8)退休单元454和物理寄存器文件单元458执行提交级424。

核心490可支持一个或多个指令集（诸如，x86指令集（具有增加有更新版本的 一些扩展）、加利福尼亚州桑尼威尔的MIPS技术公司的MIPS指令集、加利福尼亚州 桑尼威尔的ARM控股公司ARM指令集（具有可选附加扩展，诸如NEON））。

应当理解到，核心可支持多线程（执行两个或多个并行的操作或线程集），并且 可以多种方式实现，包括：时间切割多线程、同时多线程（其中单个物理核心为该物 理核心同时多线程执行的每一个线程提供逻辑核心）、或以上的组合（诸如，时间切 割获取和解码及之后的同时多线程，诸如超线程Hyperthreading技术）。

虽然寄存器重命名在无序执行的背景下进行描述，但可以理解，寄存器重命名可 被用于有序体系结构中。虽然处理器的所示出的实施例也包括单独的指令和数据高速 缓存单元434/474以及共享的L2高速缓存单元476，但替换的实施例也可为指令和 数据具有单个的内部高速缓存，诸如例如，第一级(L1)高速缓存、或多个级别的内部 高速缓存。在一些实施例中，系统可包括内部高速缓存和外部高速缓存的组合，外部 高速缓存位于核心和/或处理器之外。或者，所有的高速缓存都可位于核心和/或处理 器之外。图5是根据本发明的实施例的单核心处理器和多核心处理器500的框图，具 有集成的存储器控制器和图形器件。图5的实线框示出了处理器500，处理器500具 有单个核心502A、系统代理150、一组一个或多个总线控制器单元516而可选附加的 虚线框示出了替换式的处理器500，具有多个核心502A-N、系统代理单元510中的一 组一个或多个集成存储器控制器单元514以及集成图形逻辑508。

存储器层级包括核心内的一个或多个高速缓存级、一组一个或多个共享高速缓存 单元506、以及耦合至该组集成存储器控制器单元514的外部存储器（没有示出）。 该组共享高速缓存单元506可包括一个或多个中级高速缓存，诸如，第二级（L2）、 第三级（L3）、第四级（L4）或其他级别的高速缓存、末级高速缓存（LLC）和/或以 上的组合。虽然在一个实施例中，基于环形的互连单元512将集成图形逻辑508、该 组共享高速缓存单元506和系统代理单元510进行互连，但替换的实施例也使用任何 数量的已知技术来互连这些单元。

在一些实施例中，一个或多个核心502A-N能够实现多线程。系统代理510包括 这些组件配合和操作核心502A-N。这些系统代理单元510可包括例如功率控制单元 （PCU）和显示单元。PCU可以是对核心502A-N以及集成图形逻辑508的功率状态进 行调节所需的逻辑和组件，或可包括这些逻辑和组件。显示单元用于驱动一个或多个 外部连接的显示器。核心502A-N可以是在体系结构和/或指令集上同构的或异构的。 例如，核心502A-N中的一些可以是有序的，而另一些是无序的。如另一个示例，核 心502A-N中的两个或多个核心能够执行相同的指令集，而其他核心能够执行该指令 集中的一个子集或执行不同的指令集。

处理器可以是通用功能处理器，诸如酷睿（Core^TM）i3、i5、i7，2Duo和Quad、 志强（Xeon^TM）、安腾（Itanium^TM）、XScale^TM或StrongARM^TM处理器，这些均可 以从加利福尼亚圣克拉拉市的Intel公司获得。或者，处理器可以来自另一个公司， 诸如来自ARM控制公司、MIPS、等等。处理器可以是特定功能处理器，诸如，例如， 网络或通信处理器、压缩引擎、图形处理器、协处理器、嵌入式处理器、或类似物。 处理器可以实现在一个或多个芯片上。处理器500可以是一个或多个基板的一部分， 和/或使用多种制程技术（诸如，BiCMOS、CMOS、或NMOS）中的任意技术被实现 在一个或多个基板上。图6-8是适于包括处理器500的示例性系统，图9是可包括一 个或多个核心502的示例性芯片上系统（SoC）。本领域内已知的用于以下对象的其 他系统设计和配置也可适用：膝上计算机、台式机、手持PC、个人数字助理、工程 师工作站、服务器、网络设备、网络集线器、交换器、嵌入式处理器、数字信号处理 器（DSP）、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体 播放器、手持设备以及各种其它电子设备。一般而言，本文中公开的各种能够合并处 理器和/或其它执行逻辑的系统或电子设备一般是适用的。

现在参考图6，所示出的是根据本发明一个实施例的系统600的框图。系统600 可包括耦合至图形存储器控制器中枢（GMCH）620的一个或多个处理器610、615。附 加的处理器615的任选性在图6中通过虚线来表示。

每个处理器610、615可以是处理器500的某些版本。然而，应该理解到，集成 图形逻辑和集成存储器控制单元不太可能出现在处理器610、615中。图6示出GMCH 620可耦合至存储器640，该存储器640可以是例如动态随机存取存储器（DRAM）。 对于至少一个实施例，DRAM可以与非易失性高速缓存相关联。

GMCH620可以是芯片组或芯片组的一部分。GMCH620可以与（多个）处理器610、 615进行通信，并控制处理器610、615和存储器640之间的交互。GMCH620还可担 当（多个）处理器610、615和系统600的其它元件之间的加速总线接口。对于至少 一个实施例，GMCH620经由诸如前端总线（FSB）695之类的多点总线与（多个）处 理器610、615进行通信。

此外，GMCH620耦合至显示器645（诸如平板显示器）。GMCH620可包括集成 图形加速器。GMCH620还耦合至输入/输出（I/O）控制器中枢（ICH）650，该输入/ 输出（I/O）控制器中枢（ICH）650可用于将各种外围设备耦合至系统600。在图6 的实施例中作为示例示出了外部图形设备660以及另一外围设备670，该外部图形设 备660可以是耦合至ICH650的分立图形设备。

替代地，系统600中还可存在附加或不同的处理器。例如，附加（多个）处理器 615可包括与处理器610相同的附加（多个）处理器、与处理器610异类或不对称的 附加（多个）处理器、加速器（诸如图形加速器或数字信号处理（DSP）单元）、现 场可编程门阵列或任何其它处理器。按照包括体系结构、微体系结构、热、功耗特征 等等优点的度量谱，（多个）物理资源610、615之间存在各种差别。这些差别会有 效显示为处理器610、615之间的不对称性和异类性。对于至少一个实施例，各种处 理器610、615可驻留在同一管芯封装中。

现在参照图7，所示出的是根据本发明一个实施例的第二系统700的框图。如图 7所示，多处理器系统700是点对点互连系统，且包括经由点对点互连750耦合的第 一处理器770和第二处理器780。处理器770和780中的每一个可以是处理器500的 一些版本，如处理器610、615的一个或多个一样。

虽然仅以两个处理器770、780来示出，但应理解本发明的范围不限于此。在其 它实施例中，在给定处理器中可存在一个或多个附加处理器。

处理器770和780被示为分别包括集成存储器控制器单元772和782。处理器770 还包括作为其总线控制器单元的一部分的点对点（P-P）接口776和778；类似地， 第二处理器780包括P-P接口786和788。处理器770、780可以经由使用点对点(P-P) 接口电路778、788的P-P接口750来交换信息。如图7所示，IMC772和782将处理 器耦合到相应的存储器，即存储器732和存储器734，这些存储器可以是本地附连到 相应处理器的主存储器的部分。

处理器770、780可各自经由使用点对点接口电路776、794、786、798的各个 P-P接口752、754与芯片组790交换信息。芯片组790还可经由高性能图形接口739 与高性能图形电路738交换信息。

共享高速缓存（未示出）可被包括在任一处理器中或在两个处理器的外部但经由 P-P互连与这些处理器连接，从而如果处理器被置于低功率模式，则任一个或这两个 处理器的本地高速缓存信息可被存储在该共享的高速缓存中。

芯片组790可以经由接口796耦合至第一总线716。在一个实施例中，第一总线 716可以是外围组件互连（PCI）总线或诸如PCI高速总线或另一第三代I/O互连总 线之类的总线，但是本发明的范围不限于此。

如图7所示，各种I/O设备714可连同总线桥718一起耦合到第一总线716，总 线桥718将第一总线716耦合到第二总线720。在一个实施例中，第二总线720可以 是低引脚数（LPC）总线。在一个实施例中，多个设备可以耦合到第二总线720，包 括例如键盘和/或鼠标722、通信设备727以及可以包括指令/代码和数据730的存储 单元728（诸如盘驱动器或其它海量存储设备）。此外，音频I/O724可耦合至第二 总线720。注意，其它体系结构是可能的。例如，代替图7的点对点体系结构，系统 可实现多点总线或另一此类体系结构。

现在参照图8，所示出的是根据本发明实施例的第三系统800的框图。图7和8 中的类似元件使用类似附图标记，且在图8中省略了图7的某些方面以避免混淆图8 的其它方面。

图8示出处理器870、880可分别包括集成存储器和I/O控制逻辑（“CL”）872 和882。对于至少一个实施例，CL872、882可包括诸如以上联系图5和7所描述的 集成存储器控制器单元。此外。CL872、882还可包括I/O控制逻辑。图8示出：不 仅存储器832、834耦合至CL872、882，I/O设备814也耦合至控制逻辑872、882。 传统I/O设备815耦合至芯片组890。

现在参照图9，所示出的是根据本发明一个实施例的SoC900的框图。图5中的 相似组件具有相同的标号。同样，虚线框是在更为先进的SoC上的可选特征。在图9 中，互连单元902耦合至：应用处理器910，包括一组一个或多个核心502A-N以及 共享高速缓存单元506；系统代理单元510；总线控制单元516；集成存储器控制器 单元514；一组一个或多个媒体处理器920，可包括集成图形逻辑508、用于提供静 态和/或视频照相功能的图像处理器924、提供硬件音频加速的音频处理器926、提供 视频编码/解码加速的视频处理器928、静态随机存取存储器(SRAM)单元930；直接 存储器存取(DMA)单元932；以及显示单元940，用于耦合至一个或多个外部显示器。

图10示出处理器，包括中央处理单元(CPU)和图形处理单元（GPU），可执行根 据一个实施例的至少一个指令。在一个实施例中，执行根据至少一个实施例的操作的 指令可由CPU来执行。在另一个实施例中，指令可以由GPU来执行。在还有一个实 施例中，指令可以由GPU和CPU所执行的操作的组合来执行。例如，在一个实施例 中，根据一个实施例的指令可被接收，并被解码用于在GPU上执行。然而，经解码 的指令中的一个或多个操作可由CPU来执行，并且结果被返回给GPU用于指令的最 终退休。相反，在一些实施例中，CPU可作为主处理器，而GPU作为协处理器。

在一些实施例中，受益于高度并行吞吐量的指令可由GPU来执行，而受益于处 理器（这些处理器受益于深度流水线体系结构）的性能的指令可由CPU来执行。例 如，图形、科学应用、金融应用以及其他并行工作负荷可受益于GPU的性能并相应 地执行，而更多的序列化应用，诸如操作系统内核或应用代码更适于CPU。

在图10中，处理器1000包括：CPU1005、GPU1010、图像处理器1015、视频 处理器1020、USB控制器1025、UART控制器1030、SPI/SDIO控制器1035、显示 设备1040、高清晰度多媒体接口（HDMI）控制器1045、MIPI控制器1050、闪存存 储器控制器1055、双数据率（DDR）控制器1060、安全引擎1065、I²S/I²C（集成跨 芯片声音/跨集成电路）接口1070。其他逻辑和电路可被包括在图10的处理器中，包 括更多的CPU或GPU以及其他外围设备接口控制器。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性数据 来实现，该数据表示处理器中的各种逻辑，其在被机器读取时使得该机器生成执行本 文描述的技术的逻辑。此类表示即所谓“IP核”可以存储在有形的机器可读介质（“磁 带”）上并提供给各种顾客或制造商，以加载到实际制作该逻辑或处理器的编制机器 中去。例如，IP核（诸如由ARM控股公司所开发的Cortex^TM处理器族以及由中国科 学院计算机技术研究所（ICT）所开发的龙芯IP核）可被授权或销售给多个客户或受 许可方，诸如德州仪器、高通、苹果、或三星，并被实现在由这些客户或受许可方所 制造的处理器中。

图11示出根据一个实施例的IP核开发的框图。储存器1130包括仿真软件1120 和/或硬件或软件模型1110。在一个实施例中，表示IP核设计的数据可经由存储器 1140（诸如，硬盘）、有线连接（诸如，互联网）1150或无线连接1160而被提供给 存储1130。由仿真工具和模型所生成的IP核信息可随后被发送给制造工厂，在那里 可由第三方来进行生产以执行根据至少一个实施例的至少一个指令。

在一些实施例中，一个或多个指令可以对应于第一类型或体系结构（例如x86） 并且在不同类型或体系结构的处理器（例如ARM）上被翻译或仿真。根据一个实施例， 指令可以在任何处理器或处理器类型上执行，包括ARM、x86、MIPS、GPU或其它处理 器类型或体系结构。

图12示出了根据一个实施例的第一类型的指令如何被不同类型的处理器所仿 真。在图12中，程序1205包含一些指令，这些指令可执行与根据一个实施例的指令 相同或基本相同的功能。然而，程序1205的指令可以是与处理器1215所不同或不兼 容的类型和/或格式，这意味着程序1205中的类型的指令不能天然地被处理器1215 所执行。然而，借助于仿真逻辑1210，程序1205的指令可被翻译成能够由处理器1215 所天然执行的指令。在一个实施例中，仿真逻辑被具体化在硬件中。在另一实施例中， 仿真逻辑具体化在有形的机器可读介质中，该机器可读介质包含将程序1205中的该 类指令翻译成直接能由处理器1215执行的类型的软件。在其它实施例中，仿真逻辑 是固定功能或可编程硬件和存储在有形的机器可读介质上的程序的组合。在一个实施 例中，处理器包含仿真逻辑，但在其它实施例中，仿真逻辑在处理器之外并由第三方 提供。在一个实施例中，处理器能够通过执行包含在处理器中或者与之相关联的微代 码或固件，加载具体化在包含软件的有形的机器可读介质中的仿真逻辑。

图13是根据本发明的实施例的使用软件指令转换器将源指令集中的二进制指令 转换为目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指 令转换器，但是作为替代，指令转换器可以以软件、固件、硬件或其各种组合来实现。 图13以高级语言1302示出了程序，该程序可使用x86编译器1304来编译以生成x86 二进制代码1306，该二进制代码可天然地由具有至少一个x86指令集核心的处理器 1316来执行。具有至少一个x86指令集核1316的处理器表示任何处理器，该处理器 能够通过兼容地执行或以其它方式处理（1）英特尔x86指令集核的指令集的大部分 或（2）旨在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它软件的 目标代码版本来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能， 以实现与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器 1304表示可操作用于x86二进制代码1306（例如目标代码）的编译器，该x86二进 制代码1306能够通过或无需附加的链接处理而在具有至少一个x86指令集核的处理 器1316上执行。类似地，图13以高级语言1302示出了程序，该程序可使用替换指 令集编译器1308来编译以生成替换指令集二级制代码1310，替换指令集二级制代码 1310可由不具有至少一个x86指令集核心的处理器1314（诸如，具有可执行加利福 尼亚州桑尼威尔的MIPS技术公司的MIPS指令集的处理器和/或执行加利福尼亚州桑 尼威尔的ARM控股公司的ARM指令集的处理器）来天然地执行。该指令转换器1312 被用于将x86二进制代码1306转换为可由不具有x86指令集核心的处理器1314所天 然地执行的代码。该经变换的代码不太可能与替换指令集二进制代码1310一样，因 为难以制造能完成这样的指令转换器；然而，经变换的代码将完成通用操作，并由替 换指令集的指令所构成。因此，指令转换器1312表示软件、固件、硬件或它们的组 合，通过仿真、模拟或任何其他处理允许不具有x86指令集处理器或核心的处理器或 其他电子设备执行x86二进制代码1306。

图14A示出进程1401的一个实施例的流程图，使用指令以提供用于调节循环的 SIMD矢量化功能。进程1401和在此描述的其他进程由处理块来执行，处理块可包 括由通用功能机器或由特定功能机器或由它们的组合可执行的专用硬件或软件或固 件操作代码。

在进程1401的处理块1410中，计数矢量的元素被设置为n个计数值（诸如，0, 1,2,…,n-1）。在处理块1415中，值从数列Is_Center[i:i+n-1]中被加载以获取判决 矢量CntrTbl(诸如，t_i,t_i+1,t_i+2,…,t_i+n-1)。在处理块1420中，使用矢量打包比较非 等（VPCMPNEQ）指令将判决矢量的值与零进行比较，以生成根据判决矢量的矢量 掩码，并且该矢量掩码被存储在掩码寄存器中。在处理块1425中，响应于执行SIMD 矢量扩展指令（VEXPAND）（具有：源参数，将计数矢量指定为源矢量；掩码参数， 指定掩码寄存器；目的地参数，指定响应于所执行的SIMD矢量扩展指令而保持n 个连续矢量元素的目的地矢量CntrTbl，其中n个连续矢量元素中的每一个均具有m 字节的相同的可变分段大小），来自计数矢量中的连续矢量元素的数据被复制到 CntrTbl目的地矢量的未掩码矢量元素中，而不将来自计数矢量的数据复制到CntrTbl 目的地矢量的经掩码矢量元素中。随后，在处理块1430，作为该矢量化条件循环的 迭代的结果，CntrTbl目的地矢量的元素被存储到存储器数列Center_Table[i:i+n-1]。 在处理块1435，n被加到循环索引i，并且在处理块1440，判断是否完成处理。如果 完成，则处理在处理块1490结束。否则，处理进行到处理块1445，在处理块1445， 由总体计数指令（POPCNT）从矢量掩码中计算保存到未掩码元素的计数数目 NumCounts。随后，在处理块1450中，将计数数目广播至矢量VNumCounts，并在 处理块1455中使用矢量打包附加指令（VPADD）将计数数目加到计数矢量的每一个 元素。处理随后并在处理块1415处开始重新迭代。

图14B示出了另一个进程1402的实施例的流程图，使用指令以提供用于条件循 环的SIMD矢量化功能。在进程1401的处理块1402中，计数矢量的元素被设置为n 计数值（诸如，0,1,2,…,n-1）。在处理块1415中，值从数列Is_Center[i:i+n-1]中 被加载以获取判决矢量CntrTbl(诸如，t_i,t_i+1,t_i+2,…,t_i+n-1)。在处理块1420中，使 用矢量打包比较非等（VPCMPNEQ）指令将判决矢量的值与零进行比较，以生成根 据判决矢量的矢量掩码，该矢量掩码被存储在掩码寄存器中。在处理块1426中，响 应于执行SIMD矢量扩展指令（VEXPAND）（具有：源参数，将计数矢量指定为源 矢量；掩码参数，指定掩码寄存器；目的地参数，指定响应于所执行的SIMD矢量扩 展指令而保持n个连续矢量元素的存储器阵列Center_Table[i:i+n-1]的目的地矢量部 分，其中n个连续矢量元素中的每一个均具有m字节的相同的可变分段大小），作 为矢量化条件循环的该次迭代的结果，来自计数矢量中的连续矢量元素的数据被复制 到Center_Table目的地矢量的未掩码矢量元素中，而不将来自计数矢量的数据复制到 Center_Table目的地矢量的经掩码矢量元素中。在处理块1435，n被加到循环索引i， 并且在处理块1440，判断是否完成处理。如果完成，则处理在处理块1490结束。否 则，处理进行到处理块1445，在处理块1445，由总体计数指令（POPCNT）从矢量 掩码中计算保存到未掩码元素的计数数目NumCounts。随后，在处理块1450中，将 计数数目广播給矢量VNumCounts，并在处理块1455中使用矢量打包附加指令 （VPADD）将计数数目加到计数矢量的每一个元素。处理随后在处理块1415处开始 重新迭代。

可以理解到，在存储器中指定目的地矢量的矢量扩展指令的实施例可消除单独的 掩码矢量写入操作的需要，并且条件循环的矢量化可通过使用所示出的指令和逻辑来 完成，因此增强了性能和指令吞吐量，并减少了能量消耗。这些技术可被使用在诸如 线上群集之类的应用中，在这些应用中需要按照实时的条件来组织大量连续生成的数 据，这些应用可包括网络入侵检测、模式识别、以及数据挖掘等等。

图15A示出进程1501的一个实施例的流程图，该进程执行矢量扩展指令以提供 用于条件循环的SIMD矢量化功能。在进程1502的处理块1510，接收到SIMD矢量 扩展指令。SIMD矢量扩展指令的实施例包括：源自变量，用于标识源矢量；目的地 自变量和掩码自变量，用于指示分别保持n个连续矢量元素以及n个相关联的条件掩 码元素的目的地矢量和掩码寄存器，其中n随着SIMD矢量扩展指令而发生变化。在 处理块1520中，从掩码寄存器读出下一个掩码字段，并且在处理块1530中，检查下 一个条件掩码元素以确定其是否是第一值（诸如，一或非零）。如果这样，则处理进 行到处理块1540，其中来自源矢量的下一个连续矢量元素的数据被复制到对应于当 前掩码字段的目的地矢量的未掩码矢量元素中。在另一方面，如果下一个条件掩码元 素不是第一值（诸如，是零），则处理替代地进行到处理块1550，其中将跳过目的 地矢量的下一个矢量元素（它被掩码了）。虽然处理进行到处理块1560，其中确定 处理是否完成，如果完成则处理在处理块1590结束。否则，处理在处理块1520开始 重新迭代。

图15B示出进程1502的另一个实施例的流程图，该进程执行矢量扩展指令以提 供用于条件循环的SIMD矢量化功能。在进程1502的处理块1510，接收到SIMD矢 量扩展指令。SIMD矢量扩展指令的实施例包括：源自变量，用于标识源矢量；目的 地自变量和掩码自变量，用于指示分别存放n个连续矢量元素以及n个相关联的条件 掩码元素的目的地矢量和掩码寄存器，其中再次，n随着SIMD矢量扩展指令而发生 变化。在处理块1520中，从掩码寄存器读出下一个掩码字段，并且在处理块1530 中，检查下一个条件掩码元素以确定其是否是第一值（诸如，一或非零）。如果这样， 则处理进行到处理块1540，其中来自源矢量的下一个连续矢量元素的数据被复制到 对应于当前掩码字段的目的地矢量的未掩码矢量元素中。在另一方面，如果下一个条 件掩码元素不是第一值（诸如，是零），则处理替代地进行到处理块1555，其中将 预定值（诸如，零）写入对应于当前掩码字段的目的地矢量的经掩码矢量元素。虽然 处理进行到处理块1560，其中确定处理是否完成，如果完成则处理在处理块1590结 束。否则，处理在处理块1520开始重新迭代。

图16示出了进程1601的一个实施例的流程图，以提供用于条件循环的SIMD矢 量化功能。在进程1601的处理块1610，计数矢量的元素被初始化为n计数值（诸如， 0,1,2,…,n-1）。在处理块1620，从计数表（诸如，从数列Is_Center[i:i+n-1]）获 取判决矢量。在处理块1630，将判决矢量与预期值的矢量进行比较，生成矢量掩码， 并将矢量掩码存储在掩码寄存器中。在处理块1640，响应于SIMD矢量扩展指令（诸 如，具有：源参数，指定计数矢量作为源矢量；掩码参数，指定掩码寄存器；以及目 的地参数，指定目的地矢量部分），扩展来自计数矢量中的连续矢量元素的数据，并 将其复制到根据矢量掩码的计数表目的地矢量部分的未掩码矢量元素，而不将来自计 数矢量的数据复制到计数表目的地矢量的经掩码的矢量元素。在处理块1650，判定 处理是否完成。如果完成，则处理在处理块1690处结束。否则，处理进行到处理块 1660，在那里计算正向判决的数目，并在处理块1670将正向判决的数目加到计数矢 量的每一个元素上。处理随后在处理块1620处开始重新迭代。

可以理解到，条件循环的矢量化可通过使用在此所述的指令（诸如,SIMD矢量扩 展指令）和逻辑来完成，从而增强性能和指令吞吐量，并减少功率使用和能量消耗。 这些技术可被使用在诸如线上群集之类的应用中，在这些应用中需要按照实时的条件 来组织大量连续生成的数据。这些应用包括网络入侵检测、模式识别、以及数据挖掘 等等。

图17示出了设备1701的实施例，设备1701用于执行矢量扩展指令以提供用于 条件循环的SIMD矢量化功能。设备1701的实施例还可以是流水线400的一部分（例 如执行级416）或核心490的一部分（例如执行单元462），用于执行指令以提供SIMD 矢量扩展功能。设备1701的实施例可被耦合至解码级（诸如，解码器406）或解码 器（诸如，解码单元440），以解码指令用于SIMD矢量扩展，这可允许对条件循环 进行有效的矢量化。一个或多个执行单元的实施例（诸如，执行设备1701）响应于 解码指令，将源矢量1710中的n个连续矢量元素的一部分中的数据复制到目的地矢 量1760的未掩码矢量元素中，而不将源矢量1710中的数据复制到目的地矢量1760 的n个矢量元素中的经掩码矢量元素中，其中n响应于被执行的SIMD矢量扩展指令 而发生变化。

例如，设备1701的实施例可耦合至矢量寄存器（诸如，物理寄存器文件单元458）， 矢量寄存器包括可变多个的n个可变大小数据字段用于存储可变多个的n个可变大小 数据元素的值。提供SIMD矢量扩展功能的指令的实施例指定了矢量扩展操作以及用 于为存储器矢量操作数和/或矢量寄存器（诸如，1760和/或1710）的每个数据字段执 行SIMD矢量扩展的数据字段大小，并将源矢量1710中的n个连续矢量元素的一部 分中的数据复制到目的地矢量1760的未掩码矢量元素中，而不将源矢量1710中的数 据复制到目的地矢量1760的经掩码矢量元素中。

例如，执行指令以提供SIMD矢量扩展功能的设备1701的一个实施例读取矢量 掩码1720的每个数据字段的值，并将源矢量1710中的具有第一大小（诸如，32位 或64位）的连续矢量元素的最底有效部分中的数据复制出，使用扩展复用器逻辑（诸 如，未掩码的扩展电路1703的复用器逻辑1730－1750）将它们进行扩展，并将它们 存储在存储器矢量操作数或矢量寄存器的一部分中的目的地矢量1760的未掩码矢量 元素中。在一个实施例中，目的地矢量1760的经掩码矢量元素被选择为不被覆写（诸 如，被控制逻辑1779通过经掩码的扩展电路1770的复用器逻辑1770－1775），或 可替换地被覆写以零值1778。可以理解到，SIMD矢量扩展指令的一些实施例会指定 存储器中的目的地矢量，由此消除了对单独的经掩码矢量写入（诸如，maskstore）操 作的需要。

图18示出了设备1801的另一个实施例，用于执行矢量扩展指令以提供用于条件 循环的SIMD矢量化功能。设备1801包括执行引擎单元1850以及存储器单元1870。 执行引擎单元1850包括重命名/分配器单元1852，重命名/分配器单元1852耦合至一 组一个或多个调度器单元1856。调度器单元1856表示任何数量的不同调度器，包括： 预约站、中央指令窗口等等。调度器单元1856耦合至物理寄存器文件，物理寄存器 文件包括矢量物理寄存器1884、掩码物理寄存器1882以及整数物理寄存器1886。每 个物理寄存器文件表示一个或多个物理寄存器文件、其中不同的物理寄存器文件保存 一个或多个不同的数据类型（诸如：标量整数、标量浮点、打包整数、打包浮点、矢 量整数、矢量浮点，等等）、状态（诸如，指令指针是将要执行的下一个指令的地址） 等等。

设备1801的执行引擎单元1850包括索引数列1888，用于存储来自SIMD矢量扩 展指令的一组索引1830，以及存储来自掩码物理寄存器1882的对应一组掩码1820 元素。对于一个实施例，宽矢量存储通道（诸如，128位或256位或512位或更宽） 和64位整数堆栈通道可被改变用途以便于索引1830和掩码1820元素至索引数列 1888的传输（诸如，使用一个或多个微操作）。执行引擎单元1850的一些实施例也 包括存储数据缓冲器1899，在其中，来自SIMD矢量寄存器1810的所有用于矢量扩 展操作的数据元素可被扩展为（诸如，如设备1701所示的）中间目的地数据1860， 并一次性被写入存储数据缓冲器1899的多个单独的元素存储位置（诸如，使用单个 微操作）。可以理解到，在存储数据缓冲器1899中的这些多个单独的元素存储位置 中存储的数据可随后被转发以满足更新的加载操作，而不访问外部存储器。有限状态 机1892可操作地耦合于索引数列1888，以便于使用该组索引1830和对应的掩码1820 元素来实现矢量扩展操作。

地址生成逻辑1894响应于有限状态机1892，根据整数物理寄存器1886所提供 的基址1840以及索引数列1888的该组索引1830中的索引1850，为具有第一值的至 少每个对应掩码1820元素生成有效地址1806。在存储数据缓冲器1899中分配储存 空间以保持对应于所生成的有效地址1806的数据1860元素，用于存储器存取单元 1864存储至对应的存储器位置。对应于所生成的有效地址1806的数据1860元素被 复制到缓冲器存储数据缓冲器1899中。存储器存取单元1864可操作地耦合于地址生 成逻辑1894，以通过存储器单元1870访问存储器位置以获取具有第一值的对应的掩 码1807元素，存储器位置对应于由地址生成逻辑1894响应于有限状态机1892所生 成的有效地址1806用于存储数据元素1809。在一个实施例中，存储在存储数据缓冲 器1899中的数据1860元素可被访问以满足序列指令顺序外的更新的加载指令，如果 它们的有效地址1806对应于更新的加载指令的有效地址。当成功地将扩展数据元素 1809存储到存储器时，有限状态机1892随后将对应的掩码1802元素从第一值改变 为第二值。在一些实施例中，成功完成矢量扩展操作可通过微操作的执行来实现。在 一些实施例中，在有限状态机1892成功完成扩展数据1860的对应存储（诸如，没有 失败）之后，这些微操作可随即退休。

可以理解到，在一些实施例中，早在存储器被分配在存储数据缓冲器1899中以 对应于所生成的有效地址1806时，就对存储在存储数据缓冲器1899中的数据1860 元素是否最终被用于满足序列指令顺序中的更新的加载指令做出判决。可以理解到， 通过与其他指令的执行相并行地或同时地，且响应于矢量扩展指令和/或在矢量扩展 指令的支持下，调度仅仅一些微操作以将一组索引1830和对应的一组掩码1820元素 从掩码物理寄存器1882发送至索引数列1888并初始化有限状态机1892以扩展这些 微操作以存储数据1860，可提高指令吞吐量，尤其对于矢量化条件循环如此，因此， 增强了性能并减少了功率使用和能量消耗。这些技术可被使用在诸如线上群集之类的 应用中，在这些应用中需要按照实时的条件来组织大量连续生成的数据。这些应用可 包括网络入侵检测、模式识别、以及数据挖掘，以及其他类似类型的实时线上群集应 用。

本文公开的机制的实施例可实现在硬件、软件、固件或这些实现手法的组合中。 本发明的实施例可被实现为在包括至少一个处理器、储存器系统（包括易失性和非易 失性存储器和/或储存元件）、至少一个输入设备以及至少一个输出设备的可编程系 统上执行的计算机程序。

可将程序代码应用至输入指令以执行本文描述的功能并产生输出信息。输出信息 可以已知形式被施加至一个或多个输出设备。为本申请的目的，处理系统包括任何具 有下列特征的系统：其具有例如数字信号处理器(DSP)的处理器、微控制器、专用集 成电路(ASIC)或微处理器。

程序可按照高级过程或面向对象的高级编程语言来实现，以与处理系统通信。程 序代码在需要时还可按照汇编或机器语言来实现。事实上，本文描述的机制不仅限于 任何具体的编程语言的范围。在任一情形下，语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性指令 来实现，该指令表示处理器中的各种逻辑，其在被机器读取时使得该机器生成执行本 文描述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介 质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器 中。”

此类机器可读存储介质可包括但不限于通过机器或设备制造或形成的非易失性 的粒子有形排列，包括存储介质，诸如：硬盘；包括软盘、光盘、压缩盘只读存储器 （CD-ROM）、可重写压缩盘（CD-RW）以及磁光盘的任何其它类型的盘；诸如只 读存储器（ROM）之类的半导体器件；诸如动态随机存取存储器（DRAM）、静态 随机存取存储器（SRAM）之类的随机存取存储器（RAM）；可擦除可编程只读存储 器（EPROM）；闪存；电可擦除可编程只读存储器（EEPROM）；磁卡或光卡；或 适于存储电子指令的任何其它类型的介质。

因此，本发明的实施例也包括非易失性有形机器可读介质，该介质包含诸如硬件 描述语言（HDL）之类的设计数据，该设计数据限定本文中描述的结构、电路、装置、 处理器和/或系统特征。这些实施例也被称为程序产品。

在一些情况中，指令转换器可被用于将指令从源指令集转换为目标指令集。例如， 指令转换器可将指令翻译（诸如，使用静态二进制翻译、包括动态编译的动态二进制 翻译）、变体、仿真或以其他方式转换为有待核心处理的一个或多个其他指令。指令 转换器可用硬件、固件、软件或其组合来实现。指令转换器可以位于处理器上，位于 处理器外，或部分位于处理器上且部分位于处理器外。

因此，揭示了用于执行根据至少一个实施例的一个或多个指令的技术。虽然已经 描述了特定示例实施例，并示出在附图中，可以理解到，这些实施例仅仅是示例性的 且不限制本发明的翻译，并且本发明不限于所示出和所描述的特定结构和配置，因为 本领域技术人员在研究了本公开文本之后可以料知到多种其他修改方式。在本技术领 域中，因为发展很快且未来的进步未曾可知，本公开的诸个实施例可通过受益于技术 进步而容易地获得配置和细节上的改动，而不背离本公开的原理和所附的权利要求书 的范围。