时序分析装置及时序分析方法

摘要

一种时序分析装置及时序分析方法，所述时序分析装置，应用于可编程序逻辑阵列系统中，包含：复数个第一及第二基本输入输出端、通道多工器、复数个高速输入输出端、取样模块以及时序分析模块。第一基本输入输出端自待测元件接收复数个待测信号。通道多工器自第一基本输入输出端接收待测信号，以选择待测信号中的至少一组输出至第二基本输入输出端。高速输入输出端具有较第一及第二基本输入输出端高的逻辑电平解析速度。取样模块通过高速输入输出端接收自第二基本输入输出端输出的该组待测信号进行取样，以产生取样结果。时序分析模块根据取样结果进行时序分析及量测。

说明书

技术领域

本发明是有关于一种时序分析技术，且特别是有关于一种时序 分析装置及时序分析方法。

背景技术

在自动测试设备（automatic test equipment；ATE）的系统中， 时序的量测为相当重要的一环。例如待测物的信号的波宽、波形上 升及下降时间、相位偏差与频率，都是常见的量测目标。量测信号 的时序资讯，将可对未正确输出的信号进行调校，以使待测物的功 能不致因信号时序的错误而受到影响。

然而，以往的技术，往往使用一长串串联的延迟元件将待测的 信号进行延迟，并依据延迟的结果来进行量测。在使用如可编程序 逻辑阵列的系统实现量测时，常常由于大量延迟元件造成绕线面积 过大，在将量测结果送至分析模块时，不但单一通道中各延迟元件 至分析模块的距离不同造成误差，不同通道间的绕线方式不同也会 有所影响，大幅降低量测的精确度。

于部分现有的技术，则是采用可编程序逻辑阵列的高速IO介面 取样，虽能达到良好的量测结果，但是取样通道数量有所限制。对 于普遍的自动测试设备系统来说，大量的信号量测输入通道数是必 须的。

因此，如何设计一个新的时序分析装置及时序分析方法，以避 免上述的误差，提升量测的精确度，乃为业界亟待解决的问题。

发明内容

因此，本发明的一态样是在提供一种时序分析装置，应用于可 编程序逻辑阵列（programmable logic array）系统中，包含：复数个 第一基本输入输出（I/O）端、复数个第二基本输入输出端、通道多 工器、复数个高速输入输出端、取样模块以及时序分析模块。第一 基本输入输出端用以自待测元件接收复数个待测信号。通道多工器 用以自第一基本输入输出端接收待测信号，以选择待测信号中的至 少一组输出至第二基本输入输出端。高速输入输出端具有较第一及 第二基本输入输出端高的逻辑电平解析速度，用以连接第二基本输 入输出端。取样模块用以通过高速输入输出端接收自第二基本输入 输出端输出的该组待测信号进行取样，以产生取样结果。时序分析 模块用以根据取样结果进行时序分析及量测。

依据本发明一实施例，其中第一及第二基本输入输出端的逻辑 电平解析速度至多为200兆赫（MHz）。

依据本发明另一实施例，其中高速输入输出端的逻辑电平解析 速度至少为1吉赫（GHz）。

依据本发明又一实施例，时序分析装置更包含校正模块，用以 储存时序校正表，时序分析模块根据时序校正表对待测信号的取样 结果进行时序校正后进行时序分析及量测。其中时序校正表记录任 意两个第一基本输入输出端与通道多工器间以及任意两个第二基本 输入输出端与通道多工器间的路径延迟差距。

依据本发明再一实施例，时序分析装置更包含：复数个第一时 序校正模块以及复数个第二时序校正模块。第一时序校正模块分别 连接于第一基本输入输出端其中之一以及通道多工器间。第二时序 校正模块分别连接于第二基本输入输出端其中之一以及通道多工器 间，其中第一时序校正模块以及第二时序校正模块根据时序校正资 讯对待测信号进行时序校正。其中时序校正资讯为任意两个第一基 本输入输出端与通道多工器间以及任意两个第二基本输入输出端与 通道多工器间的路径延迟差距。第一时序校正模块及第二时序校正 模块分别为延迟单元。

依据本发明更具有的一实施例，其中取样模块为高速序列转低 速平行取样模块。

本发明的另一态样是在提供一种时序分析方法，应用于可编程 序逻辑阵列系统的时序分析装置中，时序分析方法包含：由复数个 第一基本输入输出端自待测元件接收复数个待测信号；由通道多工 器自第一基本输入输出端接收待测信号，以选择待测信号中的至少 一组输出至复数个第二基本输入输出端；通过复数个高速输入输出 端接收自第二基本输入输出端输出的该组待测信号进行取样，以产 生取样结果，其中高速输入输出端具有较第一及第二基本输入输出 端高的逻辑电平解析速度；以及根据取样结果进行时序分析及量测。

依据本发明一实施例，时序分析方法更包含根据时序校正表对 待测信号的取样结果进行时序校正后进行时序分析及量测。时序校 正表记录任意两个第一基本输入输出端与通道多工器间以及任意两 个第二基本输入输出端与通道多工器间的路径延迟差距。

依据本发明另一实施例，时序分析方法更包含使分别连接于第 一基本输入输出端其中之一以及通道多工器间的复数个第一时序校 正模块，以及分别连接于第二基本输入输出端其中之一以及通道多 工器间的复数个第二时序校正模块根据时序校正资讯对待测信号进 行时序校正。其中时序校正资讯为任意两个第一基本输入输出端与 通道多工器间以及任意两个第二基本输入输出端与通道多工器间的 路径延迟差距。

应用本发明的优点是在于借由时序分析装置的设计，在仅具有 限的高速输入输出端口的可编程序逻辑阵列系统中，实现多通道的 信号分析与量测，并可获得高精确度的量测结果，而轻易地达到上 述的目的。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显 易懂，附图说明如下：

图1为本发明一实施例中，一种时序分析装置的方块图；

图2为本发明一实施例中，待测信号的波型图；

图3为本发明另一实施例中，待测信号及相关量测信号的波型 图；

图4为本发明另一实施例中，时序分析装置的方块图；

图5为本发明一实施例中，一种时序分析方法的流程图。

具体实施方式

请参照图1。图1为本发明一实施例中，一种时序分析装置1 的方块图。时序分析装置1可应用于可编程序逻辑阵列 （programmable logic array）系统中，并包含：复数个第一基本输入 输出端IO-IN、复数个第二基本输入输出端IO-OUT、通道多工器10、 复数个高速输入输出端GTX-IN、取样模块12以及时序分析模块14。

第一基本输入输出端IO-IN与第二基本输入输出端IO-OUT于 本实施例中，均可为可编程序逻辑阵列中的基本输入输出端口，具 有至多为200兆赫（MHz）的逻辑电平解析速度。于本实施例中， 第一基本输入输出端IO-IN实际上做为输入端，自待测元件2接收 复数个待测信号Test1、Test2、…、Test8。需注意的是，于图1中 所绘示的第一基本输入输出端IO-IN的数目为八个，然而于其他实 施例中，时序分析装置1所包含的第一基本输入输出端IO-IN数目 并不为本实施例的数目所限。

通道多工器10用以自第一基本输入输出端IO-IN接收待测信号 Test1、Test2、…、Test8，并选择这些待测信号中的至少一组输出至 第二基本输入输出端IO-OUT。于本实施例中，第二基本输入输出端 IO-OUT实际上做为输出端，以自通道多工器10输出一组待测信号 Test1及Test2。需注意的是，于第1图中所绘示的第二基本输入输 出端IO-OUT的数目为两个，然而于其他实施例中，时序分析装置1 所包含的第二基本输入输出端IO-OUT数目并不为本实施例的数目 所限。

高速输入输出端GTX-IN具有较第一及第二基本输入输出端 IO-IN、IO-OUT高的逻辑电平解析速度。于一实施例中，高速输入 输出端GTX-IN至少具有第一及第二基本输入输出端IO-IN、IO-OUT 五倍以上的逻辑电平解析速度。高速输入输出端GTX-IN可为例如 但不限于符合高速外设部件互连（peripheral component interconnect  express；PCI-E）总线或是通用串行总线（universal serial bus；USB） 3.0规格的输入输出端口，可达到至少1吉赫（GHz）的逻辑电平解 析速度。高速输入输出端GTX-IN连接于第二基本输入输出端 IO-OUT。

取样模块12通过高速输入输出端GTX-IN接收自第二基本输入 输出端IO-OUT输出的该组待测信号Test1及Test2进行取样，以产 生取样结果11。于一实施例中，取样模块12为高速序列转低速平行 取样模块。其等效取样率将不会改变，且低速的平行埠将有利于后 续数位化时间量测的处理。举例来说，如果待测信号Test1可达到 10GHz，则取样模块12可为一个10GHz降频100倍至100MHz的缩 小取样模块，并将原本为1比特序列式的信号转换为100比特平行 式的信号输出。

由于通过高速输入输出端GTX-IN进行待测信号Test1及Test2 的取样，因此其取样结果11的精确度将较通过一般基本输入输出端 的取样为高。时序分析模块14将可根据取样结果11，进行时序分析 及量测。

请参照图2。图2为本发明一实施例中，待测信号的波型图。 举例来说，如取样结果11为如图2所示，于开始量测至终止量测的 20纳秒（ns；nanoseconds）中，产生100个取样值，其中有49个 为1，则可以得知此波型的波宽的量测值为49×(20n/100)=49×0.2n。

因此，借由设定开始及终止量测的时间间隔，以及在此时间间 隔的取样值，时序分析模块14可进行精确的时序量测及分析。

请参照图3。图3为本发明另一实施例中，待测信号及相关量 测信号的波型图。于本实施例中，如欲量测待测信号A的上升时间 （rise time），则可借由将同一待测信号传送至两个通道后，分别输 入两个比较器（未绘示）进行比较。其中一个比较器的参考电压可 设为此待测信号最大电压值的90%，而另一个比较器的参考电压则 可设为此待测信号最大电压值的10%。举例来说，如待测信号最大 电压值为5伏特，则其中一个比较器的参考电压可设为4.5伏特， 另一个比较器的参考电压则可设为0.5伏特。经过比较后，比较器 将产生如图3所示的比较信号B及C。接着，借由类似图2中计数 的方式，计数比较信号B及C中的0或1，时序分析模块14将可计 算两个比较信号B及C间的差距，对待测信号的上升时间进行测量 与分析。

以上仅以波宽与波型上升时间为例进行说明。于其他不同实施 例中，时序分析模块14可进行其他例如，但不限于波型下降时间（fall  time）、频率及相位偏差（skew）等的量测与分析。

请再参考图1。在该组待测信号Test1及Test2测量完毕后，通 道多工器10可再选择其他组待测信号，例如Test3及Test4进行量 测及分析。因此，本实施例中的通道多工器10将可在高速输入输出 端GTX-IN的数目受限的情形下，动态地选择不同的通道中的待测 信号，以轮流进行量测。

需注意的是，于其他实施例中，时序分析装置1的高速输入输 出端GTX-IN的数目可依实际状况进行调整。举例来说，如高速输 入输出端GTX-IN的数目为八个，则可连接至八个对应的第二基本 输入输出端IO-OUT所输出的待测信号，以使时序分析模块14在经 过取样模块12的取样后，同时进行更多待测信号的量测及分析。

现有技术中以数级延迟元件串接进行量测方式时，绕线面积与 长度将对精确度造成影响。并且，在实现多个通道时，现有技术将 因为绕线问题而难以在各通道间达成相同的信号传输长度。这些效 应将在量测结果造成差分非线性与积分非线性的误差。借由本发明 的时序分析装置，可避免为实现大数量的延迟元件所必需的繁杂绕 线。并且，通常具有5GHz至28GHz的逻辑电平解析速度的高速输 入输出端，可以使量测结果达到200皮秒（ps；picoseconds）至35 皮秒的精确度。再者，由于可编程序逻辑阵列系统中，高速输入输 出端GTX-IN的数目往往受限，借由通道多工器的设置，将可动态 地选择不同的通道中的待测信号，实现多通道的信号量测。

然而，各个第一基本输入输出端IO-IN与通道多工器10间的信 号路径距离，可能因为绕线长度、接脚板的路径长度等因素而不尽 相同。并且，通道多工器10与各第二基本输入输出端IO-OUT间的 信号路径距离亦不尽相同。因此，在进行如前述图3中，利用两个 通道的信号量测时，将由于两者间的路径延迟差距，产生不匹配的 状况而造成误差。

因此，于本实施例中，时序分析装置1可更包含校正模块16。 于本实施例中，校正模块16储存时序校正表（未绘示）。在实际进 行量测前，时序分析装置1可借由在任意两个第一基本输入输出端 IO-IN至通道多工器10间，以及通道多工器10与任意两个第二基本 输入输出端IO-OUT间的通道传送相同的待测信号，以得知二个通 道间在取样模块12取样后的差异，并记录于时序校正表中。

在记录完所有通道间的时序误差后，时序分析装置1即可在实 际量测时，将取样模块12的取样结果进行时序的校正。举例来说， 如在校正过程中发现两个通道间传送同样由低态转高态的信号时， 第二个通道的转态时间较第一个通道晚了0.3ns，则在实际量测时， 时序分析装置1将可依照时序校正表把第一个通道的取样结果延迟 0.3ns，以补偿通道间的不匹配。

请参照图4。图4为本发明另一实施例中，时序分析装置4的 方块图。时序分析装置4与图1中绘示的时序分析装置1大同小异， 因此对于相同的元件不再赘述。于本实施例中，时序分析装置4包 含复数个第一时序校正模块De-skew1以及复数个第二时序校正模 块De-skew2。

第一时序校正模块De-skew1分别连接于第一基本输入输出端 IO-IN其中之一以及通道多工器10间。第二时序校正模块De-skew2 分别连接于第二基本输入输出端IO-OUT其中之一以及通道多工器 10间。于本实施例中，第一时序校正模块De-skew1及第二时序校 正模块De-skew2分别为一个延迟元件。

类似地，时序分析装置1可借由在任意两个第一基本输入输出 端IO-IN至通道多工器10间，以及通道多工器10与任意两个第二 基本输入输出端IO-OUT间的通道传送相同的待测信号，以得知时 序校正资讯，意即任意两个通道间在取样模块12取样后的差异。在 得知所有通道间的时序误差后，时序分析装置1可借由程式化第一 时序校正模块De-skew1及第二时序校正模块De-skew2，以将所有 通道的时序误差进行补偿，以使所有的通道都具有相同的信号传输 时间。

举例来说，如在校正过程中发现两个通道间传送同样由低态转 高态的信号时，第二个通道的转态时间较第一个通道晚了0.3ns，则 借由微调第一时序校正模块De-skew1及/或第二时序校正模块 De-skew2，将第一个通道的信号延迟，则可以使两个通道间的取样 结果的时序相同。因此，借由此方式，时序分析装置1可以不需要 再经过对取样结果的校正，而直接对取样结果进行量测与分析。

因此，借由本发明的时序分析装置1的设计，在仅具有限的高 速输入输出端口的可编程序逻辑阵列系统中，实现多通道的信号分 析与量测。并且，借由信号于通道间的校正机制，取样结果将可为 精确，而使量测结果的精确度进一步提升。

请参照图5。图5为本发明一实施例中，一种时序分析方法500 的流程图。时序分析方法500可应用于如图1所示的时序分析装置 中。时序分析方法500包含下列步骤（应了解到，在本实施方式中 所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前 后顺序，甚至可同时或部分同时执行）。

于步骤501，由第一基本输入输出端IO-IN自待测元件2接收复 数个待测信号。

于步骤502，由通道多工器10自第一基本输入输出端IO-IN接 收待测信号，以选择待测信号中的至少一组输出至复数个第二基本 输入输出端IO-OUT。

于步骤503，通过复数个高速输入输出端GTX-IN接收自第二基 本输入输出端IO-OUT输出的该组待测信号进行取样，以产生取样 结果，其中高速输入输出端具有较第一及第二基本输入输出端高的 逻辑电平解析速度。

于步骤504，根据取样结果进行时序分析及量测。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任 何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种 的更动与润饰，因此本发明的保护范围当以本发明的权利要求的保 护范围为准。