基于双频多相位时钟的高分辨率数字脉宽调制器

摘要

本发明公开了一种基于双频多相位时钟的高分辨率数字脉宽调制器，用于解决现有高分辨率数字脉宽调制器分辨率低的技术问题。技术方案是包括数据处理单元Data_pro、多相位时钟阵列Clk11array、多相位时钟阵列Clk22array、计数单元Cnt1、计数单元Cnt2、数值相等判定单元Eqd1、数值相等判定单元Eqd2、与门逻辑单元and1、与门逻辑单元and2和RS触发器RS trigger。通过对两个频率不同的时钟信号进行相移、倍频和逻辑与处理，得到两个多相位时钟阵列。然后根据输入数字信号，选择相应相位的计数时钟进行逻辑操作，得到相应占空比的输出脉冲宽度调制信号，提高了数字脉宽调制器的分辨率。

说明书

技术领域

本发明涉及一种高分辨率数字脉宽调制器，特别是涉及一种基于双频多相位时钟 的高分辨率数字脉宽调制器。

背景技术

在DC-DC变换器中，提高开关频率有利于开关稳压电源实现小型化与轻便化。对 于数字DC-DC变换器，为了避免极限环现象的发生，要求数字脉宽调制器(DPWM: Digital Pulse Width Modulation)的分辨率高于ADC的分辨率。例如，对于开关频率高 达数MHz的DC-DC变换器，其开关周期仅为数百纳秒，这对设计高分辨率DPWM 提出了极大的挑战。

实现DPWM的常用方法包括计数器法和延迟线法。为了实现高分辨率的DPWM， 如采用计数器法，则要求计数器的时钟频率高达数GHz，如采用延迟线法，则要求高 精度的延迟单元和大规模的延迟线电路。另外，也可利用FPGA实现DPWM，常采用 计数器与多相位时钟相结合的方法实现。

参照图4。文献“FPGA based Digital Control with High-Resolution Synchronous  DPWM and High-Speed Embedded A/D Converter，IEEE Applied Power Electronics  Conference and Exposition–APEC,pp:1360-1366,2009”公开了一种基于FPGA实现的混 合型DPWM结构。该DPWM利用FPGA内部的时钟管理模块产生具有相同频率的8 相位时钟，从而以较低的计数器时钟频率实现较高分辨率的DPWM。该混合型DPWM 利用计数器(N-bits Counter)对脉宽进行粗调后，再利用8相位时钟进行细调，从而 避免使用高频计数时钟。但该方法存在以下缺点：随着数字DC-DC变换器开关频率 的进一步提高，仍然要求很高的计数器时钟频率，另外FPGA内部直接产生的多相位 时钟个数相对较少，无法满足高频数字DC-DC变换器中DPWM所要求的高精度时间 分辨率。

发明内容

为了克服现有高分辨率数字脉宽调制器分辨率低的不足，本发明提供一种基于双 频多相位时钟的高分辨率数字脉宽调制器。该调制器包括数据处理单元Data_pro、多 相位时钟阵列Clk11array、多相位时钟阵列Clk22array、计数单元Cnt1、计数单元Cnt2、 数值相等判定单元Eqd1、数值相等判定单元Eqd2、与门逻辑单元and1、与门逻辑单 元and2和RS触发器RS trigger。本发明利用两个频率不同但相近的时钟信号，通过对 这两个时钟信号分别进行相移、倍频和逻辑与处理，得到两个不同频率的多相位时钟 阵列。然后根据输入数字信号，选择相应相位的计数时钟进行逻辑操作，产生RS触 发器的置位SET和复位RESET控制信号，最终得到相应占空比的输出脉冲宽度调制 信号，可以提高数字脉宽调制器的分辨率。

本发明解决其技术问题所采用的技术方案是：一种基于双频多相位时钟的高分 辨率数字脉宽调制器，其特点是：包括数据处理单元Data_pro、多相位时钟阵列 Clk11array、多相位时钟阵列Clk22array、计数单元Cnt1、计数单元Cnt2、数值相等 判定单元Eqd1、数值相等判定单元Eqd2、与门逻辑单元and1、与门逻辑单元and2和 RS触发器RS trigger。

输入数字信号data_in[P0:0]经数据处理单元Data_pro处理后，得到控制RS触发 器输入端R的数据data_inR[P1:0]和输入端S的数据data_inS[P2:0]，输入数字信号 data_in[P0:0]、数据data_inR[P1:0]和数据data_inS[P2:0均为十进制正整数。

数据data_inR[P1:0]分为高权位数据data_inRH[P1:Q]和低权位数据 data_inRL[Q-1:0]；数据data_inS[P2:0]分为高权位数据data_inSH[P2:Q]和低权位数据 data_inSL[Q-1:0]。

多相位时钟阵列Clk11array的输入信号为，频率是f₁，周期是T₁的时钟信号Clk1， 首先产生频率均为f₁但相位依次相差T₁/N的N个时钟信号Clk11[0～(N-1)]，其中每个 时钟信号的占空比均为1/N。再产生频率均为N×f₁但相位依次相差T₁/(N×M)的M个 时钟信号Clk11Nx[0～(M-1)]，每个时钟信号的占空比均为1/M。然后，将这N个时钟 信号Clk11[0～(N-1)]和M个时钟信号Clk11Nx[0～(M-1)]分别进行逻辑与处理，得到频 率为f₁、相位依次相差T₁/(N×M)的N×M个时钟信号阵列Clk11array[0～(N×M-1)]。

多相位时钟阵列Clk11array[0～(N×M-1)]的另一个输入信号为data_inRL[Q-1:0]，选 择多相位时钟阵列中对应的其中1个时钟信号输出。

多相位时钟阵列Clk22array的输入信号为，频率是f₂，周期是T₂的时钟信号Clk2， 首先产生频率均为f₂但相位依次相差T₂/N的N个时钟信号Clk22[0～(N-1)]，其中每个 时钟信号的占空比均为1/N。再产生频率均为N×f₂但相位依次相差T₂/(N×M)的M个 时钟信号Clk22Nx[0～(M-1)]，每个时钟信号的占空比均为1/M。然后，将这N个时钟 信号Clk22[0～(N-1)]和M个时钟信号Clk22Nx[0～(M-1)]分别进行逻辑与处理，得到频 率为f₂、相位依次相差T₂/(N×M)的N×M个时钟信号阵列Clk22array[0～(N×M-1)]。

多相位时钟阵列Clk22array[0～(N×M-1)]的另一个输入信号为data_inSL[Q-1:0]，选 择多相位时钟阵列中对应的其中1个时钟信号输出。

在系统起始时刻，计数单元Cnt2从0开始计数，其中时钟信号阵列 Clk22array[0～(N×M-1)]中相位为0的时钟信号Clk22array[0]为计数时钟，当计数单元 Cnt2的计数值等于高权位数据data_inSH[P2:Q]时，数值相等判定单元Eqd2模块输出由 0变为1，当输入信号data_inSL[Q-1:0]所对应的多相位时钟阵列Clk22array[0～(N×M-1)] 中的时钟信号高电平到来时，与门逻辑单元and2输出变为1，即RS触发器RS trigger 的S端被置为1，输出脉冲宽度调制信号DPWM_out输出高电平。

同时，在系统起始时刻，计数单元Cnt1从0开始计数，其中Clk11array[0～(N×M-1)] 中相位为0的时钟信号Clk11array[0]为计数时钟，当计数单元Cnt1的计数值等于高权 位数据data_inRH[P1:Q]时，数值相等判定单元Eqd1模块输出由0变为1，当输入信 号data_inRL[Q-1:0]所对应的多相位时钟阵列Clk11array[0～(N×M-1)]中的时钟信号高 电平到来时，与门逻辑单元and1输出变为1，即RS触发器RS trigger的R端被置为1， 输出脉冲宽度调制信号DPWM_out输出低电平。

所述多相位时钟阵列Clk11array和多相位时钟阵列Clk22array的频率不同，同时 具有N×M个相位时钟，每个相位时钟的占空比均为1/(N×M)。

所述输入数字信号data_in[P0:0]与输出脉冲宽度调制信号DPWM_out的占空比成 正比。

本发明的有益效果是：该调制器包括数据处理单元Data_pro、多相位时钟阵列 Clk11array、多相位时钟阵列Clk22array、计数单元Cnt1、计数单元Cnt2、数值相等 判定单元Eqd1、数值相等判定单元Eqd2、与门逻辑单元and1、与门逻辑单元and2和 RS触发器RS trigger。本发明利用两个频率不同但相近的时钟信号，通过对这两个时 钟信号分别进行相移、倍频和逻辑与处理，得到两个不同频率的多相位时钟阵列。然 后根据输入数字信号，选择相应相位的计数时钟进行逻辑操作，产生RS触发器的置 位SET和复位RESET控制信号，最终得到相应占空比的输出脉冲宽度调制信号，提 高了数字脉宽调制器的分辨率。

下面结合附图和具体实施方式对本发明作详细说明。

附图说明

图1是本发明基于双频多相位时钟的高分辨率数字脉宽调制器的电路图。

图2是本发明实施例多相位时钟阵列Clk11array[0～7]，其中，N＝4，M＝2。

图3是本发明实施例输入数据与输出脉冲占空比之间的关系曲线，f_sw＝2MHz， f₁＝50MHz，f₂＝52MHz，N＝4，M＝4，占空比范围为10％～90％。

图4是背景技术基于FPGA实现的混合型DPWM结构的电路图。

具体实施方式

以下实施例参照图1-3。

本发明基于双频多相位时钟的高分辨率数字脉宽调制器包括数据处理单元 (Data_pro)、两个不同频率的多相位时钟阵列(Clk11array，Clk22array)、两个计数 单元(Cnt1，Cnt2)、两个数值相等判定单元(Eqd1，Eqd2)、两个与门逻辑单元(and1， and2)和一个RS触发器(RS trigger)。data_in[P0:0]是输入DPWM的数字信号， DPWM_out是DPWM输出的脉冲宽度调制信号，data_in[P0:0]与DPWM_out的占空 比成正比。两个多相位时钟阵列Clk11array和Clk22array的信号频率不同，但均具有 N×M个相位时钟，每个相位时钟的占空比均为1/(N×M)。上述两个多相位时钟阵列在 后文中用Clk11array[0～(N×M-1)]和Clk22array[0～(N×M-1)]表示。

本发明基于双频多相位时钟的高分辨率数字脉宽调制器的工作原理。

设开关电源的开关动作周期为T_sw(频率为f_sw)，Clk1和Clk2时钟信号的周期分 别为T₁(频率为f₁)和T₂(频率为f₂)，T_sw与T₁和T₂之间的关系为：

T_sw＝K₁×T₁    (1)

T_sw＝K₂×T₂    (2)

式中，K₁、K₂为正整数，这里设T₁>T₂(即f₁<f₂)，则K₁<K₂。

输入的占空比数据data_in[P0:0]经数据处理单元(Data_pro)处理后，得到控制 RS触发器两个输入端R和S的数据data_inR[P1:0]和data_inS[P2:0]，这里P0、P1、 P2均为十进制正整数，这三个数据的关系为：

data_inR＝int(data_in/K₂)+mod(data_in/K₂)    (3)

data_inS＝mod(data_in/K₂)    (4)

式中，int()表示取整函数，mod()则表示求余函数。

令2^Q＝N×M，这里Q、N、M均为正整数，则data_inR[P1:0]可分为高权位数据 data_inRH[P1:Q]和低权位数据data_inRL[Q-1:0]；data_inS[P2:0]也可分为高权位数据 data_inSH[P2:Q]和低权位数据data_inSL[Q-1:0]。

多相位时钟阵列Clk11array[0～(N×M-1)]的输入信号为时钟信号Clk1(频率为f₁， 周期为T₁)。设多相位时钟阵列Clk11array[0～(N×M-1)]的最小相位间隔为t₁，则 T₁＝N×M×t₁。首先产生频率均为f₁但相位依次相差T₁/N的N个时钟信号 Clk11[0～(N-1)]，其中每个时钟信号的占空比均为1/N。再产生频率均为N×f₁但相位依 次相差T₁/(N×M)的M个时钟信号Clk11Nx[0～(M-1)]，每个时钟信号的占空比均为1/M。 然后，将这N个时钟信号Clk11[0～(N-1)]和M个时钟信号Clk11Nx[0～(M-1)]分别进行 逻辑与处理，即可得到频率为f₁、但相位依次相差T₁/(N×M)的N×M个时钟信号阵列 Clk11array[0～(N×M-1)]。

多相位时钟阵列Clk11array[0～(N×M-1)]的另一个输入信号为data_inRL[Q-1:0]，根 据该输入数据的大小，选择多相位时钟阵列中对应的其中1个时钟信号输出。

多相位时钟阵列Clk22array[0～(N×M-1)]的输入信号为时钟信号Clk2(频率为f₂， 周期为T₂)。设多相位时钟阵列Clk22array[0～(N×M-1)]的最小相位间隔为t₂，则 T₂＝N×M×t₂。首先产生频率均为f₂但相位依次相差T₂/N的N个时钟信号 Clk22[0～(N-1)]，其中每个时钟信号的占空比均为1/N。再产生频率均为N×f₂但相位依 次相差T₂/(N×M)的M个时钟信号Clk22Nx[0～(M-1)]，每个时钟信号的占空比均为1/M。 然后，将这N个时钟信号Clk22[0～(N-1)]和M个时钟信号Clk22Nx[0～(M-1)]分别进行 逻辑与处理，即可得到频率为f₂、但相位依次相差T₂/(N×M)的N×M个时钟信号阵列 Clk22array[0～(N×M-1)]。

多相位时钟阵列Clk22array[0～(N×M-1)]的另一个输入信号为data_inSL[Q-1:0]，根 据该输入数据的大小，选择多相位时钟阵列中对应的其中1个时钟信号输出。

图2给出了一个N＝4，M＝2的多相位时钟信号产生实例。这里假定输入时钟信号 Clk1的频率为f₁，周期为T₁。4个时钟信号Clk11[0～3]的相位依次相差T₁/4，占空比 均为1/4。2个时钟信号Clk114x[0～1]的频率均为4f₁，相位依次相差T₁/8，占空比均 为1/2。将以上两个时钟信号阵列Clk11[0～3]和Clk114x[0～1]分别进行逻辑与操作，即 可得到8个频率均为f₁、相位依次相差T₁/8、占空比均为1/8的时钟阵列 Clk11array[0～7]。

在系统起始时刻，计数器Cnt2从0开始计数，其中Clk22array[0～(N×M-1)]中相 位为0的时钟信号Clk22array[0]为计数时钟，当Cnt2的计数值等于data_inSH[P2:Q] 时，Eqd2模块输出由“0”变为“1”，当data_inSL[Q-1:0]所对应的Clk22array[0～(N×M-1)] 中的时钟信号高电平到来时，与门(and2)输出变为“1”，即RS触发器的S端被置为 “1”，DPWM输出变为高电平。

同时，在系统起始时刻，计数器Cnt1从0开始计数，其中Clk11array[0～(N×M-1)] 中相位为0的时钟信号Clk11array[0]为计数时钟，当Cnt1的计数值等于data_inRH[P1:Q] 时，Eqd1模块输出由“0”变为“1”，当data_inRL[Q-1:0]所对应的Clk11array[0～(N×M-1)] 中的时钟信号高电平到来时，与门(and1)输出变为“1”，即RS触发器的R端被置为 “1”，因此，DPWM输出由高电平变为低电平。

DPWM输出为高电平的时间宽度t_p与整个开关周期T_sw的比值即为占空比。

设系统起始时刻为t₀，则输出端Q上升沿到来时刻t_up可表示为：

t_up＝t₀+data_inSH×T₂+data_inSL×t₂＝t₀+data_inS×t₂    (5)

输出端Q下降沿到来时刻t_dw可表示为

t_dw＝t₀+data_inRH×T₁+data_inRL×t₁＝t₀+data_inR×t₁    (6)

DPWM输出的高电平脉冲宽度t_p为

$t_p=t_{\mathrm{dw}}-t_{\mathrm{up}}=\mathrm{data}\_\mathrm{inR}\times t_1-\mathrm{data}\_\mathrm{inS}\times t_2=\frac{1}{N\times M}\times (\frac{\mathrm{data}\_\mathrm{inR}}{K_1}-\frac{\mathrm{data}\_\mathrm{inS}}{K_2})\times T_{\mathrm{sw}}---\left(7\right)$

DPWM可调节的最小脉冲宽度，即其时间分辨率(time resolution)t_min为

$t_{\min }=\frac{1}{N\times M}\times (\frac{1}{K_1}-\frac{1}{K_2})\times T_{\mathrm{sw}}---\left(8\right)$

本发明中，由于采用了N×M个多相位时钟信号，并且利用了两个不同频率时钟 信号Clk1和Clk2的周期之差，从而可实现更高时间分辨率的DPWM。图3给出了 DPWM的输入数据data_in与DPWM输出脉冲占空比(10％～90％)之间的关系(仿 真条件：f_sw＝2MHz，f₁＝50MHz，f₂＝52MHz，N＝4，M＝4，占空比范围为10％～90％)。 另外，除了多相位时钟阵列以外，其余电路均工作在低频时钟下，因此整个DPWM电 路的功耗较小。