60GHz通信系统中FFT处理器的重排序模块

摘要

本发明公开了一种60Hz通信系统中FFT处理器的重排序模块，其具体包括：第一路径选择器、RAM模块、第二路径选择器以及控制模块，所述第一路径选择器的输入端用于输入8路并行的FFT处理器运算结果，RAM模块的输入端与第一路径选择器的输出端相连，第二路径选择器的输入端与RAM模块的输出端连接，第二路径选择器的输出端用于输出排序后的8路并行的FFT处理器运算结果，所述控制模块分别与所述第一路径选择器、RAM模块以及第二路径选择器连接；其处理的过程简单，RAM消耗量为现有技术中该种FFT的重排序模块的一半，并且适用于IEEE802.11.ad协议下8路并行流水线FFT处理器。

说明书

技术领域

本发明属于短距离宽带通信技术领域，具体涉及一种60GHz通信系统中FFT处理器的重排序模块的设计。 

背景技术

IEEE802.11.ad是60GHz短距离超宽带通信的标准化协议，可以支持数吉比特的传输速率，完全满足高清数据流下载、高清视频播放等应用。该协议具有四种物理层模式，其中一种采用OFDM(正交频分复用)调制，另外三种采用单载波调制。对于OFDM调制，FFT(快速傅立叶变换)是其核心计算之一。对于单载波调制，FFT则广泛用于信道均衡模块。对于大多数频域抽样的FFT，输入为正常顺序，而输出为位倒序，为了使后级电路正常工作，一般需要一个重排序模块将该位倒序输出转换为正常顺序的输出。 

IEEE802.11.ad协议的单载波模式的符号率为1.76GBaud，需要后级模块的吞吐率达到1.76GSps。但是1.76GHz的时钟频率几乎是不可能实现，也难以找到具有如此高时钟频率的模数转换器，而220MHz是一个可以接受的时钟频率。若FFT处理器采用220MHz的时钟频率，那么该FFT处理器就需要能够处理8路并行数据。IEEE802.11.ad协议的数据块长度为512，因此FFT处理器需要处理512点的FFT。可见，其后级的重排序模块为了与前级FFT处理器保持相同的吞吐率并使用相同的时钟，也就必须能够处理8路并行的数据。 

FFT处理器输出的8路并行数据的下标按时间排列如图5所示。针对流水线型FFT，为了使下标如图5所示的位倒序排列的输出数据变为正常顺序，目前现有技术中多采用两组RAM，每组RAM包含8个64点的双口RAM，使用乒乓操作的方式在两组RAM之间来回切换，交替进行读写操作。对于点数较多的FFT处理器，这种重排序结构会消耗过多RAM，在ASIC设计中会显著提高面积和功耗。 

发明内容

本发明所要解决的技术问题是针对上述现有技术中FFT处理器的重排序模块存在的缺点而提出一种60Hz通信系统中FFT处理器的重排序模块。 

本发明解决其技术问题采用的技术方案是：60Hz通信系统中FFT处理器的重排序模块，具体包括：第一路径选择器、RAM模块、第二路径选择器以及控制模块，所述第一路径选择器的输入端用于输入8路并行的FFT处理器运算结果，RAM模块的输入端与第一路径选择器的输出端相连，第二路径选择器的输入端与RAM模块的输出端连接，第二路径选择器的输出端用于输出排序后的8路并行的FFT处理器运算结果，所述控制模块分别与所述第一路 径选择器、RAM模块以及第二路径选择器连接。 

进一步的，所述控制模块包括sel_in产生模块、sel_out产生模块、地址产生模块以及有限状态机模块，所述有限状态机模块用于接收计数信号cnt以及重排序使能信号reorder_en产生状态信号mode,所述状态信号mode经过第一一级寄存器D1产生读状态信号rd_mode作为地址产生模块以及sel_out产生模块的输入信号，所述读状态信号rd_mode经过第二一级寄存器D2产生写状态信号wr_mode作为sel_in产生模块的输入信号，所述状态信号mode经过第三一级寄存器D3产生读使能信号rd_en，所述重排序使能信号reorder_en经过两级寄存器2D产生写使能信号wr_en，所述读使能信号rd_en、写使能信号wr_en作为RAM模块的输入信号；所述sel_in产生模块用于输出路径选择信号sel_in，所述路径选择信号sel_in作为第一路径选择器的输入信号；所述sel_out产生模块用于输出路径选择信号sel_out，所述路径选择信号sel_out作为第二路径选择器的输入信号；所述地址产生模块用于输出读地址信号rd_addr，所述读地址信号rd_addr经过第四一级寄存器D4产生写地址信号wr_addr，所述读地址信号rd_addr、写地址信号wr_addr作为RAM模块的输入信号。 

更进一步的，所述计数信号cnt输出到控制模块中的所有模块，其中输出到sel_out产生模块和地址产生模块上的cnt信号为cnt+1，其中cnt在0～63中反复计数。 

更进一步的，所述sel_in产生模块包括写模式0和写模式1；当写状态信号wr_mode＝0时为写模式0，在写模式0下产生的路径选择信号sel_in为：sel_in[i]＝i-cnt[5:3]； 

当写状态信号wr_mode＝1时为写模式1，在写模式1下产生的路径选择信号sel_in为：sel_in[i]＝对(i-cnt[3:5])做位倒序； 

其中i对应为RAM模块中RAM的标号，i＝0～7，路径选择信号sel_in[i]＝j表示第j条路径与第i个RAM连接。 

更进一步的，所述地址产生模块包括读模式0和读模式1；当读状态信号rd_mode＝0时为读模式0，在读模式0下产生的读地址信号rd_addr为：rd_addr[i]＝cnt； 

当读状态信号rd_mode＝1时为读模式1，在读模式1下产生的读地址信号rd_addr为：rd_addr[i]＝{i-cnt[3:5],cnt[0:2]} 

其中i对应为RAM模块中RAM的标号，RAM模块中的所有RAM使用相同地址，i＝0～7。 

更进一步的，所述sel_out产生模块包括读模式0和读模式1；当读状态信号rd_mode＝0时为读模式0，在读模式0下产生的路径选择信号sel_out为：sel_out[i]＝i+cnt[5:3]； 

当读状态信号rd_mode＝1时为读模式1，在读模式1下产生的路径选择信号sel_out为：sel_out[i]＝cnt[3:5]+对i做位倒序； 

其中i为路径标号，i＝0～7，路径选择信号sel_out[i]＝j表示第i条路径与第j个RAM连接。 

更进一步的，所述有限状态机模块包括状态0、状态1和状态2；当复位信号rst_n＝0时进行复位，进入状态0，此时，状态信号mode＝0，读使能信号rd_en＝0；当重排序使能信号reorder_en＝1且计数信号cnt＝60时，进入状态1，此时，状态信号mode取反；当下一个时钟上升沿时进入状态2，此时，读使能信号rd_en＝1；当重排序使能信号reorder_en＝1且计数信号cnt＝60时再次进入状态1，此时，状态信号mode取反；否则当cnt＝61时返回状态0，此时，mode＝0,rd_en＝0。 

本发明的有益效果：本发明一种60Hz通信系统中FFT处理器的重排序模块通过采用一组RAM模块来实现对FFT处理器运算结果进行排序，其处理的过程简单，并且RAM模块包括8个64点的双口RAM，其RAM消耗量为现有技术中有关讨论该种FFT的重排序模块的一半，其吞吐率能够达到1.76GSps，并且适用于IEEE802.11.ad协议下8路并行流水线FFT处理器。 

附图说明

图1FFT处理器重排序模块的顶层架构图； 

图2有限状态机模块的状态转移图； 

图3读模式和写模式的调度示意图； 

图460GHz通信系统中FFT处理器布局布线后图； 

图5为FFT的8条路径的输出下标按时间排列； 

图6为写模式0下写入8块RAM的FFT输出的下标按地址排列； 

图7为写模式1下写入8块RAM的FFT输出的下标按地址排列； 

图8为读模式0和写模式0下8块RAM的地址按时间排列； 

图9为读模式1和写模式1下8块RAM的地址按时间排列。 

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的阐述。 

如图1所示为本发明实施例的一种60Hz通信系统中FFT处理器的重排序模块中的FFT处理器重排序模块的顶层架构图，其具体包括，第一路径选择器、RAM模块、第二路径选择器以及控制模块，所述第一路径选择器的输入端用于输入8路并行的FFT处理器运算结果，RAM模块的输入端与第一路径选择器的输出端相连，第二路径选择器的输入端与RAM模块的输出端连接，第二路径选择器的输出端用于输出排序后的8路并行的FFT处理器运算结果，所述控制模块分别与所述第一路径选择器、RAM模块以及第二路径选择器连接。其中，所述 RAM模块包括8个64点双口RAM，整个重排序模块的输入信号除了8路并行的FFT处理器运算结果以外还包括：时钟信号clk、复位信号rst_n、重排序使能信号reorder_en以及计数信号cnt，其中计数信号cnt在0～63中反复计数。 

本发明通过将FFT处理器输出的8路并行信号首先输入至第一路径选择器，然后按照控制模块产生的写地址信号wr_addr写入8个深度为64的双口RAM中，再将数据按照控制模块产生的读地址信号rd_addr从8个RAM中并行读出，最后经过第二路径选择器输出重排序后的数据，相对现有技术中采用乒乓结构RAM的重排序模块，本发明中RAM消耗量降低了一半，吞吐率也更能达到要求。 

下面将结合具体的工作流程对本发明中的控制模块与其他模块相互协作进行说明，其中，所述控制模块包括sel_in产生模块、sel_out产生模块、地址产生模块以及有限状态机模块，所述有限状态机模块接收计数信号cnt以及重排序使能信号reorder_en产生状态信号mode,所述状态信号mode经过第一一级寄存器D1产生读状态信号rd_mode作为地址产生模块以及sel_out产生模块的输入，所述读状态信号rd_mode经过第二一级寄存器D2产生写状态信号wr_mode作为sel_in产生模块的输入，所述状态信号mode经过第三一级寄存器D3产生读使能信号rd_en，所述重排序使能信号reorder_en经过两级寄存器2D产生写使能信号wr_en，所述读使能信号rd_en、写使能信号wr_en作为RAM模块的输入；所述sel_in产生模块产生路径选择信号sel_in，所述路径选择信号sel_in作为第一路径选择器的输入；所述sel_out产生模块产生路径选择信号sel_out，所述路径选择信号sel_out作为第二路径选择器的输入；所述地址产生模块产生读地址信号rd_addr，所述读地址信号rd_addr经过第四一级寄存器产生写地址信号wr_addr，所述读地址信号rd_addr、写地址信号wr_addr作为RAM模块的输入。 

所述计数信号cnt输出到各个控制模块，为了保证在wr_en信号或rd_en信号开始有效的那个时钟cnt刚好从0开始计数，输出到“sel_out产生模块”和“地址产生模块”的计数器需要加1，即cnt+1。 

所述sel_in产生模块包括两种模式：写模式0和写模式1，根据写状态信号wr_mode的值产生相应的路径选择信号sel_in，当wr_mode＝0时为写模式0，wr_mode＝1时为写模式1，在不同的写模式下，具体的路径选择信号sel_in的产生过程为： 

写模式0：sel_in[i]＝i-cnt[5:3]，其中，v[a:b]是数字电路设计中的通用表示符号，表示取出二进制数v的第b位到a位，例如若v＝1011010，那么v[4:1]＝1101,v[1:4]＝1011，cnt[5:3]则表示取出cnt的第三位到第五位； 

写模式1：sel_in[i]＝对(i-cnt[3:5])做位倒序； 

其中i对应为RAM模块中RAM的标号，i＝0～7，路径选择信号sel_in[i]＝j表示第j条路 径与第i个RAM连接。 

所述地址产生模块包括两种模式：读模式0和读模式1，根据读状态信号rd_mode的值产生相应的读地址信号rd_addr，当rd_mode＝0时为读模式0，rd_mode＝1时为读模式1，在不同的读模式下，具体的读地址信号rd_addrrd_addr的产生过程为： 

读模式0：rd_addr[i]＝cnt； 

读模式1：rd_addr[i]＝{i-cnt[3:5],cnt[0:2]}，其中，{a,b}是位拼接符号，表示把二进制数a,b拼接到一起，例如若a＝101,b＝010,那么{a,b}＝101010； 

其中i对应为RAM模块中RAM的标号，RAM模块中的所有RAM使用相同地址，i＝0～7。 

所述sel_out产生模块包括两种模式：读模式0和读模式1，根据读状态信号rd_mode的值产生相应的路径选择信号sel_out，当rd_mode＝0时为读模式0，rd_mode＝1时为读模式1，在不同的读模式下，具体的路径选择信号sel_out的产生过程为： 

读模式0：sel_out[i]＝i+cnt[5:3]； 

读模式1：sel_out[i]＝cnt[3:5]+对i做位倒序； 

其中i为路径标号，i＝0～7，路径选择信号sel_out[i]＝j表示第i条路径与第j个RAM连接。 

如图2所示为有限状态机模块的状态转移图，当复位信号rst_n＝0时复位，进入状态0：mode＝0,rd_en＝0；当reorder_en＝1且cnt＝60时，进入状态1：信号mode取反；下一个时钟上升沿时进入状态2：rd_en＝1；当reorder_en＝1且cnt＝60时再次进入状态1：信号mode取反；否则当cnt＝61时返回状态0：mode＝0,rd_en＝0。本设计中，有限状态机的输出信号均经过一级寄存器。 

为了本领域技术人员能够理解并且实施本发明60Hz通信系统中FFT处理器的重排序模块，下面采用了不同的读写模式及其输出的不同排序结果来进行说明，如图3所示为读模式和写模式的调度示意图：如图5所示为FFT处理器输出的8路并行数据的下标按时间的排列；图6所示为写模式0下写入8块RAM的FFT输出的下标按地址排列，图7所示为写模式1下写入8块RAM的FFT输出的下标按地址排列，图6和图7都表示FFT输出数据的下标在RAM中的排列，横坐标R0～7是8个RAM的号码，纵坐标A0～63是每个RAM的地址；图8所示为读模式0和写模式0下8块RAM的地址按时间排列，图9所示为读模式1和写模式1下8块RAM的地址按时间排列，图8和5都表示64个时钟与每个RAM的地址对应，横坐标R0～7是8个RAM的号码，纵坐标T0～63表示64个时刻； 

通过本发明的设计原理，在第一组64个时钟采用写模式0，写入的地址如图8所示；第 二组64个时钟采用读模式1和写模式1，读出的地址如图9所示，写入的地址如图9所示(读出比写入提前一个时钟)；第三组64个时钟采用读模式0和写模式0，读出的地址如图8所示，写入的地址如图8所示(读出比写入提前一个时钟)，以此类推。每组时钟中，数据的读出和写入使用相同的地址，且读出比写入提前一个时钟，因而只需一组8′64RAM就能实现连续FFT运算的重排序功能。 

本发明最终用硬件描述语言Verilog实现，在Silterra0.13um工艺库下完成布局布线，得到布局布线后的图如图4所示，图中下方部分是reorder模块，其中左下方细长部分是RAM块，其面积为0.08mm²；上方部分是FFT计算的核心单元。 

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为发明的保护范围并不局限于这样的特别陈述和实施例。凡是根据上述描述做出各种可能的等同替换或改变，均被认为属于本发明的权利要求的保护范围。