一种基于DSP的高速纸币冠字号码提取及识别系统

摘要

本发明公开了一种基于DSP的高速纸币冠字号码提取及识别系统，其特征在于，主要由DSP模块（1），与该DSP模块（1）相连接的FPGA模块（2）和SDRAM存储器（3），与FPGA模块（2）相连接的CIS控制模块（4）和A/D转换器（5），以及与CIS控制模块（4）和A/D转换器（5）相连接的CIS图像传感器（6）组成，且该A/D转换器（5）还与SDRAM存储器（3）相连接。本发明采用FPGA+DSP处理器结构，其能充分发挥FPGA的过程控制能力和DSP的数字信号处理能力，同时利用其高速的运行速率、丰富的逻辑单元及I/O接口，能有效的完成对整体系统的综合调度，进而实现多任务协调控制，提高处理速率。