码字多项式的伴随式求解及ECC解码的电路和方法

摘要

本发明公开了一种码字多项式的伴随式求解及ECC解码的电路和方法。其中，码字多项式的伴随式求解电路包括：第一触发器；第一乘法单元，输入端与第一触发器的输出端相连接，输出端与第一触发器的输入端相连接；第二乘法单元，第一输入端连接至第一乘法单元与第一触发器之间，第二输入端用于分别接收第一码字多项式和第二码字多项式的系数；加法器，第一输入端与第二乘法单元的输出端相连接；以及第二触发器，输入端与加法器的输出端相连接，输出端与加法器的第二输入端相连接。通过本发明，解决了现有技术中码字多项式的伴随式求解电路面积较大的问题，进而达到了简化码字多项式的伴随式求解电路、减小求解电路面积的效果。

说明书

技术领域

本发明涉及电路领域，具体而言，涉及一种码字多项式的伴随式求解及ECC解码 的电路和方法。

背景技术

在错误检查和纠错（Error Correcting Code，简称ECC）的解码算法中，需要对码 字多项式进行伴随式计算，计算伴随式的方法有两种：一是将伽罗瓦域中的元素αⁱ直 接代入到接收的码字中；二是对接收到的码字做αⁱ对应的最小多项式处理得到余数多 项式，然后再将伽罗瓦域中的元素αⁱ代入余数多项式。这两种方法均需要将码字多项 式或余数多项式中的各个码字分量的系数与对应幂次的αⁱ进行相乘，不仅需要先通过 大量的异或门电路求解出各个幂次的αⁱ，还需要将求解出的各个幂次的αⁱ通过大量的 异或门电路与相应幂次的码字分量的系数相乘，因此，需要庞大的异或门网络做支持， 此种需要庞大的异或门网络做支持的伴随式的计算方法，会使ECC解码路径的扇出较 大，不仅增大了ECC解码电路的面积，还增加了优化异或门网络的复杂度，使得ECC 解码电路比较复杂。

针对相关技术中码字多项式的伴随式求解电路面积较大的问题，目前尚未提出有 效的解决方案。

发明内容

本发明的主要目的在于提供一种码字多项式的伴随式求解及ECC解码的电路和 方法，以解决现有技术中码字多项式的伴随式求解电路面积较大的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种码字多项式的伴随式求 解电路，包括：第一触发器；第一乘法单元，第一乘法单元的输入端与第一触发器的 输出端相连接，第一乘法单元的输出端与第一触发器的输入端相连接，用于将来自第 一触发器的乘数因子与第一乘法单元内的乘数因子相乘，并将所得结果发送至第一触 发器；第二乘法单元，第二乘法单元的第一输入端连接至第一乘法单元与第一触发器 之间，第二乘法单元的第二输入端用于分别接收第一码字多项式和第二码字多项式的 系数，用于将第一码字多项式的系数乘以接收到的第一乘数因子，得到第一输出结果， 以及将第二码字多项式的系数乘以接收到的第二乘数因子，得到第二输出结果；加法 器，加法器的第一输入端与第二乘法单元的输出端相连接，用于接收第一输出结果和 第二输出结果，并将第一输出结果和第二输出结果相加；以及第二触发器，第二触发 器的输入端与加法器的输出端相连接，第二触发器的输出端与加法器的第二输入端相 连接，用于在加法器累加结束后输出加法器的累加结果，得到伴随式。

进一步地，第一乘法单元包括第一乘法器和第二乘法器，第二乘法单元包括第三 乘法器和第四乘法器，其中，第一乘法器的输入端与第一触发器的输出端相连接，第 一乘法器的输出端与第二乘法器的输入端相连接，第二乘法器的输出端与第一触发器 的输入端相连接，第三乘法器的第一输入端连接至第一触发器和第一乘法器之间，第 三乘法器的第二输入端用于分别接收第一码字多项式的第一分量的系数和第二码字多 项式的第一分量的系数，第三乘法器的输出端与加法器的第一输入端相连接，用于将 第一码字多项式的第一分量的系数乘以第一触发器输出的第一乘数因子，得到第一输 出子结果，以及将第二码字多项式的第一分量的系数乘以第一触发器输出的第二乘数 因子，得到第二输出子结果，第四乘法器的第一输入端连接至第一乘法器和第二乘法 器之间，第四乘法器的第二输入端用于分别接收第一码字多项式的第二分量的系数和 第二码字多项式的第二分量的系数，第四乘法器的输出端与加法器的第二输入端相连 接，用于将第一码字多项式的第二分量的系数乘以第一乘法器输出的第一乘数因子， 得到第三输出子结果，以及将第二码字多项式的第二分量的系数乘以第一乘法器输出 的第二乘数因子，得到第四输出子结果，其中，加法器还用于计算第一输出子结果与 第三输出子结果之和，得到第一输出结果，以及计算第二输出子结果与第四输出子结 果之和，得到第二输出结果。

进一步地，第一乘法器和第二乘法器中的乘数因子均为伽罗瓦域中的元素αⁱ。

进一步地，伴随式计算电路还包括：选择器，选择器的第一输入端用于接收伽罗 瓦域中的元素α⁰，选择器的第二输入端与第一乘法单元的输出端相连接，选择器的输 出端与第一触发器相连接。

为了实现上述目的，根据本发明的另一方面，提供了一种码字多项式的ECC解码 电路，该码字多项式的ECC解码电路包括本发明上述内容所提供的任一种伴随式求解 电路。

为了实现上述目的，根据本发明的另一方面，提供了一种码字多项式的伴随式求 解处理方法，该伴随式求解处理方法用于本发明上述内容所提供的任一种伴随式求解 电路，其中，伴随式求解电路包括第一触发器、第二触发器、第一乘法单元、第二乘 法单元和加法器，伴随式求解处理方法包括：通过第一乘法单元将来自第一触发器的 乘数因子与第一乘法单元内的乘数因子相乘，并将所得结果发送至第一触发器；通过 第二乘法单元将接收到的第一码字多项式的系数乘以接收到的第一乘数因子，得到第 一输出结果，以及将接收到的第二码字多项式的系数乘以接收到的第二乘数因子，得 到第二输出结果；通过加法器接收第一输出结果和第二输出结果，并将第一输出结果 和第二输出结果相加；以及通过第二触发器在加法器累加结束后输出加法器的累加结 果，得到伴随式。

进一步地，第一乘法单元包括第一乘法器和第二乘法器，第二乘法单元包括第三 乘法器和第四乘法器，其中，通过第一乘法单元将来自第一触发器的乘数因子与第一 乘法单元内的乘数因子相乘，并将所得结果发送至第一触发器包括：第一乘法器将来 自第一触发器的乘数因子与第一乘法器内的乘数因子相乘，并将所得结果发送至第二 乘法器；以及第二乘法器将来自第一乘法器的所得结果与第二乘法器内的乘数因子相 乘，并将所得结果发送至第一触发器，通过第二乘法单元将接收到的第一码字多项式 的系数乘以接收到的第一乘数因子，得到第一输出结果，以及将接收到的第二码字多 项式的系数乘以接收到的第二乘数因子，得到第二输出结果包括：第三乘法器将第一 码字多项式的第一分量的系数乘以第一触发器输出的第一乘数因子，得到第一输出子 结果，以及将第二码字多项式的第一分量的系数乘以第一触发器输出的第二乘数因子， 得到第二输出子结果；第四乘法器将第一码字多项式的第二分量的系数乘以第一乘法 器输出的第一乘数因子，得到第三输出子结果，以及将第二码字多项式的第二分量的 系数乘以第一乘法器输出的第二乘数因子，得到第四输出子结果；以及加法器计算第 一输出子结果与第三输出子结果之和，得到第一输出结果，以及计算第二输出子结果 与第四输出子结果之和，得到第二输出结果。

为了实现上述目的，根据本发明的另一方面，提供了一种码字多项式的ECC解码 方法，该ECC解码方法通过本发明上述内容所提供的任一种码字多项式的伴随式求解 处理方法得到码字多项式的伴随式；以及根据码字多项式的伴随式对码字多项式进行 ECC纠错。

通过本发明，采用包括以下结构伴随式求解电路：第一触发器；第一乘法单元， 第一乘法单元的输入端与第一触发器的输出端相连接，第一乘法单元的输出端与第一 触发器的输入端相连接，用于将来自第一触发器的乘数因子与第一乘法单元内的乘数 因子相乘，并将所得结果发送至第一触发器；第二乘法单元，第二乘法单元的第一输 入端连接至第一乘法单元与第一触发器之间，第二乘法单元的第二输入端用于分别接 收第一码字多项式和第二码字多项式的系数，用于将第一码字多项式的系数乘以接收 到的第一乘数因子，得到第一输出结果，以及将第二码字多项式的系数乘以接收到的 第二乘数因子，得到第二输出结果；加法器，与第二乘法单元的输出端相连接，用于 接收第一输出结果和第二输出结果，并将第一输出结果和第二输出结果相加；以及第 二触发器，与加法器的输出端相连接，用于在加法器累加结束后输出加法器的累加结 果，得到伴随式。通过经由第二乘法单元的第二输入端分别接收第一码字多项式和第 二码字多项式的系数，并将第二乘法单元的输出端与加法器相连接，实现了将码字多 项式按照分组并行的方式输入伴随式求解电路，并将求解到的与每一组码字多项式相 对应的伴随式的中间变量进行累加，并在累加结束时输出最终累加结果，进而得到原 始码字多项式的伴随式；通过将第一乘法单元的输出端反馈连接至第一触发器，实现 了仅通过一套第一乘法单元和第一触发器即可求解得到各个幂次的乘数因子，通过将 第二乘法单元的第一输入端连接至第一乘法单元与第一触发器之间，实现了第二乘法 单元在每一次接收到码字多项式并从其第一输入端调用接收到的乘数因子时，均能够 得到与其第二输入端接收到的码字多项式的系数相对应幂次的乘数因子，进而实现了 在对伴随式求解过程中每次将相应幂次的乘数因子代入相应的码字多项式中时均无需 增加由异或门电路构成的乘法单元，也即，通过将第一乘法单元的输出端反馈连接至 第一触发器，并将第二乘法单元的第一输入端连接至第一乘法单元与第一触发器之间， 实现了仅依靠一套求解电路即可求解出不同分量个数的码字多项式的伴随式，解决了 现有技术中码字多项式的伴随式求解电路面积较大的问题，进而达到了简化码字多项 式的伴随式求解电路、减小求解电路面积的效果。

附图说明

构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实 施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的伴随式求解电路的示意图；

图2是根据本发明优选实施例的伴随式求解电路的示意图；

图3是根据本发明实施例的伴随式求解电路的结构框图；

图4是根据本发明实施例的伴随式求解电路的工作原理流程图；以及

图5是根据本发明实施例的ECC解码方法的流程图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相 互组合。下面将参考附图并结合实施例来详细说明本发明。

本发明实施例提供了一种码字多项式的伴随式求解电路，以下对本发明实施例所 提供的码字多项式的伴随式求解电路进行具体介绍。

图1是根据本发明实施例的伴随式求解电路的示意图，如图1所示，该实施例的 码字多项式的伴随式求解电路包括第一触发器、第一乘法单元、第二乘法单元、加法 器和第二触发器。

具体地，第一乘法单元的输入端与第一触发器的输出端相连接，第一乘法单元的 输出端与第一触发器的输入端相连接；第二乘法单元的第一输入端连接至第一乘法单 元与第一触发器之间，第二乘法单元的第二输入端用于分别接收第一码字多项式和第 二码字多项式的系数，其中，第一码字多项式和第二码字多项式为原始码字多项式中 的相邻序列，第一码字多项式和第二码字多项式中的码字分量相同；加法器的第一输 入端与第二乘法单元的输出端相连接；第二触发器的输入端与加法器的输出端相连接， 第二触发器的输出端与加法器的第二输入端相连接。

本发明实施例的伴随式求解电路的工作原理为：求解电路上电开始工作后，第一 触发器接收控制信号进行初始化，由于第一触发器和第一乘法单元内均存储有乘法因 子，当第二乘法单元的第二输入端第一次接收到码字多项式的系数（假设为第一码字 多项式的系数）时，第二乘法单元会将从第二输入端接收到的第一码字多项式的系数 与从其第一输入端第一次接收到的乘数因子（假设为第一乘数因子，即，由第一触发 器的输出端第一次发送出的乘数因子）进行相乘，完成伽罗瓦域元素的代入，得到与 第一码字多项式相对应的伴随式的中间变量，即第一输出结果，并将该第一输出结果 发送至加法器，加法器将该第一输出结果保存至第二触发器中；在第一触发器输出其 内部的乘数因子时，第一乘法单元也会接收到该乘数因子，并将接收到的乘数因子与 自身的乘数因子进行一次相乘，同时将相乘所得的结果从第一乘法单元的输出端反馈 至第一触发器，第一触发器将接收到的乘数因子作为内部存储的新的乘数因子；当第 二乘法单元的第二输入端第二次接收到码字多项式的系数（假设为第二码字多项式的 系数）时，第二乘法单元会将从第二输入端接收到的第二码字多项式的系数与从其第 一输入端第二次接收到的乘数因子（假设为第二乘数因子，即，由第一触发器的输出 端第二次发送出的乘数因子，也即第一触发器更新后的乘数因子）进行相乘，完成伽 罗瓦域元素的代入，得到与第二码字多项式相对应的伴随式的中间变量，即第二输出 结果，并将该第二输出结果发送至加法器，同时，第二触发器也会将上一次的计算结 果（即，第一输出结果）反馈给加法器，加法器将第一输出结果和第二输出结果做伽 罗瓦域加法后，将相加结果再次存储至第二触发器中；在第一触发器第二次输出其内 部的乘数因子时，第一乘法单元同样也会接收到该乘数因子，并将接收到的乘数因子 与自身的乘数因子再进行一次相乘，同时将相乘所得的结果从第一乘法单元的输出端 反馈至第一触发器，第一触发器将再次接收到的乘数因子作为内部存储的新的乘数因 子；依次循环，直至第二乘法单元不再接收码字多项式，也即，直至码字多项式的系 数输入完毕，当加法器完成最后的伽罗瓦域加法后，第二触发器中的最终累加结果即 为码字多项式的伴随式。

通过经由第二乘法单元的第二输入端分别接收第一码字多项式和第二码字多项式 的系数，并将第二乘法单元的输出端与加法器相连接，实现了将码字多项式按照分组 并行的方式输入伴随式求解电路，并将求解到的与每一组码字多项式相对应的伴随式 的中间变量进行累加，并在累加结束时输出最终累加结果，进而得到原始码字多项式 的伴随式；通过将第一乘法单元的输出端反馈连接至第一触发器，实现了仅通过一套 第一乘法单元和第一触发器即可求解得到各个幂次的乘数因子，通过将第二乘法单元 的第一输入端连接至第一乘法单元与第一触发器之间，实现了第二乘法单元在每一次 接收到码字多项式并从其第一输入端调用接收到的乘数因子时，均能够得到与其第二 输入端接收到的码字多项式的系数相对应幂次的乘数因子，进而实现了在对伴随式求 解过程中每次将相应幂次的乘数因子代入相应的码字多项式中时均无需增加由异或门 电路构成的乘法单元，也即，通过将第一乘法单元的输出端反馈连接至第一触发器， 并将第二乘法单元的第一输入端连接至第一乘法单元与第一触发器之间，实现了仅依 靠一套求解电路即可求解出不同分量个数的码字多项式的伴随式，解决了现有技术中 码字多项式的伴随式求解电路面积较大的问题，进而达到了简化码字多项式的伴随式 求解电路、减小求解电路面积的效果。

图2是根据本发明优选实施例的伴随式求解电路的示意图，如图2所示，本发明 优选实施例的伴随式的求解电路与图1中示出的求解电路的区别在于，在本发明优选 实施例的求解电路中，第一乘法单元和第二乘法单元均包括多个乘法器，具体地，第 一乘法单元中乘法器的个数与第二乘法单元中乘法器的个数相同，具体电路连接关系 为：第一乘法单元中的各个乘法器依次串联，输入端与第一触发器的输出端相连接， 输出端反馈连接至第一触发器的输入端；第二乘法单元中的第一乘法器一端连接至第 一触发器与第一乘法单元中的第一乘法器之间，另一端连接至加法器；第二乘法单元 中的第二乘法器一端连接至第一乘法单元中的第一乘法器和第二乘法器之间，另一端 连接至加法器，依次类推。

以第一乘法单元内的乘法器分别为第一乘法器和第二乘法器，第二乘法单元内的 乘法器分别为第三乘法器和第四乘法器为例说明本发明优选实施例的伴随式求解电路 的工作原理，具体如下：

求解电路上电开始工作后，第一触发器接收控制信号进行初始化，由于第一触发 器、第一乘法器和第二乘法器内均存储有乘法因子（第一乘法器和第二乘法器内乘法 因子均为伽罗瓦域中的元素αⁱ，具体i值可以根据应用该伴随式求解电路的ECC译码 电路的纠错能力来定），当第三乘法器的第二输入端第一次接收到码字多项式（假设为 第一码字多项式）的第一分量的系数时，第三乘法器会将第一码字多项式的第一分量 系数与从其第一输入端第一次接收到的乘数因子（即，由第一触发器的输出端第一次 发送出的乘数因子）进行相乘，完成伽罗瓦域元素的代入，得到与第一码字多项式的 第一分量相对应的伴随式的中间变量，并将与第一码字多项式的第一分量相对应的伴 随式的中间变量发送至加法器；与此同时，第四乘法器的第二输入端接收第一码字多 项式的第二分量的系数，并将第一码字多项式的第二分量系数与从其第一输入端第一 次接收到的乘数因子（即，由第一乘法器的输出端第一次发送出的乘数因子）进行相 乘，完成伽罗瓦域元素的代入，得到与第一码字多项式的第二分量相对应的伴随式的 中间变量，并将与第一码字多项式的第二分量相对应的伴随式的中间变量发送至加法 器，加法器对接收到的与第一码字多项式的第一分量相对应的伴随式的中间变量、与 第一码字多项式的第二分量相对应的伴随式的中间变量进行伽罗瓦域加法，得到与第 一码字多项式相对应的伴随式的中间变量，即第一输出结果，并将该第一输出结果存 储至第二触发器；在第一触发器输出其内部的乘数因子时，第一乘法器也会接收到该 乘数因子，并将接收到的乘数因子与自身的乘数因子进行一次相乘，同时将相乘所得 的结果发送至第二乘法器；第二乘法器将接收到的乘数因子与自身的乘数因子进行一 次相乘，同时将相乘所得的结果从第二乘法器的输出端反馈至第一触发器，第一触发 器将接收到的乘数因子作为内部存储的新的乘数因子；

当第三乘法器的第二输入端第二次接收到码字多项式（假设为第二码字多项式） 的第一分量的系数时，第三乘法器会将第二码字多项式的第一分量系数与从其第一输 入端第二次接收到的乘数因子（即，由第一触发器的输出端第二次发送出的乘数因子） 进行相乘，完成伽罗瓦域元素的代入，得到与第二码字多项式的第一分量相对应的伴 随式的中间变量，并将与第二码字多项式的第一分量相对应的伴随式的中间变量发送 至加法器；与此同时，第四乘法器的第二输入端接收第二码字多项式的第二分量的系 数，并将第二码字多项式的第二分量系数与从其第一输入端第二次接收到的乘数因子 （即，由第一乘法器的输出端第二次发送出的乘数因子）进行相乘，完成伽罗瓦域元 素的代入，得到与第二码字多项式的第二分量相对应的伴随式的中间变量，并将与第 二码字多项式的第二分量相对应的伴随式的中间变量发送至加法器，加法器对接收到 的与第二码字多项式的第一分量相对应的伴随式的中间变量、与第二码字多项式的第 二分量相对应的伴随式的中间变量进行伽罗瓦域加法，得到与第二码字多项式对应的 伴随式的中间变量；在加法器对第二码字多项式的伴随式计算时，第二触发器也会将 上一次的计算结果（即，第一码字多项式的伴随式）反馈给加法器，加法器将与第一 码字多项式相对应的伴随式的中间变量和与第二码字多项式相对应的伴随式的中间变 量做伽罗瓦域加法后，将相加结果再次存储至第二触发器中；在第一触发器第二次输 出其内部的乘数因子时，第一乘法器也会接收到该乘数因子，并将接收到的乘数因子 与自身的乘数因子进行第二次相乘，同时将相乘所得的结果发送至第二乘法器；第二 乘法器将接收到的乘数因子与自身的乘数因子进行第二次相乘，同时将相乘所得的结 果从第二乘法器的输出端反馈至第一触发器，第一触发器将再次接收到的乘数因子作 为内部存储的新的乘数因子；依次循环，直至第三乘法器和第四乘法器不再接收码字 多项式，也即，直至码字多项式的系数输入完毕，当加法器完成最后的伽罗瓦域加法 后，第二触发器中的最终累加结果即为码字多项式的伴随式。

通过将第一乘法单元和第二乘法单元中的乘法器分别设置为多个乘法器，实现了 按照并行接收的方式接收码字多项式的系数，进而达到提高码字多项式伴随式的计算 速度。

其中，如果将码字多项式系数的输入并行度设置为p，则图2中第一乘法单元和 第二乘法单元中的乘法器均为p个，结合附图2、3和4说明按照并行度p进行码字多 项式的伴随式求解的原理，图3是根据本发明实施例的伴随式求解电路的结构框图， 图4是根据本发明实施例的伴随式求解电路的工作原理流程图，如图2、图3和图4 所示，假设接收的码字多项式为R(x)=[R₀×x⁰+R₁×x¹+R₂×x²+…+R_n×xⁿ]，可用矩 阵形式表示为R(x)=[R0R1R2…Rn]，伽罗瓦域中元素表示为αⁱ，其中，具体i值可 以根据应用该伴随式求解电路的ECC译码电路的纠错能力来定。本发明中的码字输入 按照分组并行的方式进入装置，设并行度为p，即每次输入的码字多项式系数个数为p， 伴随式用Si来表示，则伴随式和接收码字之间的关系为：Si=R(αⁱ)。通过将αⁱ代入 R(x)中便可求得伴随式，图2中，第一乘法单元中每一个乘法器内的乘数因子均为伽 罗瓦域元素αⁱ，实现乘法器中每个节点均和一个系数对应，做完与系数的乘法之后相 加即得到该组p个代入后的值，假如输入码字系数为Rm，Rm+1…Rp-1，将这p个 系数与对应位上元素相乘，并将乘αⁱ的最下方的计算结果存入D触发器1中，进入下 一次计算，例如最初第一次计算完后D触发器中的值为α^pi，计算完成的是 R₀×α⁰+R₁×α^li+R₂×α²ⁱ+…+R_p-1×α^(p-1)i，下面将进入第二轮运算，则下一组将从 R_p×α^pi开始计算，将每次计算的结果相加。以此类推。得到最终累加完成的伴随式的 值。工作原理具体如图4所示，首先是钱氏搜索机（即，伴随式求解电路）接收到控 制信号后，触发器初始化，之后输入一组p个码字多项式系数；其次分别将这p个系 数与对应位上元素相乘（即，分别将这p个系数对应输入乘法器1、乘法器2……乘法 器p，并分别由乘法器1对接收到的系数和乘数因子进行相乘、乘法器2对接收到的 系数和乘数因子进行相乘……乘法器p对接收到的系数和乘数因子进行相乘），完成元 素的代入；将乘法器1、乘法器2……乘法器p中的相乘结果进行相加，并将相加后的 结果与上一组加法结果在加法器2中累积相加，加法器2将累加结果存储至第二触发 器；当系数输入完毕后，所得到的累积相加的结果就是得到的最终伴随式的值。

进一步地，本发明实施例的伴随式求解电路还包括选择器，选择器的第一输入端 用于接收伽罗瓦域中的元素α⁰，选择器的第二输入端与第一乘法单元中的第p个乘αⁱ乘法器的输出端相连接，选择器的输出端与第一触发器相连接。由于进入第一触发器 的数据有两种，一种是第一次输入的初值，另一种是伴随式求解电路完成一个与并行 度为p的多项式相对应的伴随式的中间变量后的值，所以需要在第一触发器前端增加 选择器，以实现控制正确的数据进入第一触发器。

本发明实施例还提供了一种码字多项式的伴随式求解处理方法，该伴随式求解处 理方法可通过本发明实施例上述内容所提供的伴随式求解电路执行，具体地，包括以 下步骤：

通过第一乘法单元将来自第一触发器的乘数因子与第一乘法单元内的乘数因子相 乘，并将所得结果发送至第一触发器；

通过第二乘法单元将接收到的第一码字多项式的系数乘以接收到的第一乘数因 子，得到第一输出结果，以及将接收到的第二码字多项式的系数乘以接收到的第二乘 数因子，得到第二输出结果；

通过加法器接收第一输出结果和第二输出结果，并将第一输出结果和第二输出结 果相加；以及

通过第二触发器在加法器累加结束后输出加法器的累加结果，得到伴随式。

本发明实施例的码字多项式的伴随式求解处理方法通过经由第二乘法单元的第二 输入端分别接收第一码字多项式和第二码字多项式的系数，并将第二乘法单元的输出 端与加法器相连接，实现了将码字多项式按照分组并行的方式输入伴随式求解电路， 并将求解到的与每一组码字多项式相对应的伴随式的中间变量进行累加，并在累加结 束时输出最终累加结果，进而得到原始码字多项式的伴随式；通过将第一乘法单元的 输出端反馈连接至第一触发器，实现了仅通过一套第一乘法单元和第一触发器即可求 解得到各个幂次的乘数因子，通过将第二乘法单元的第一输入端连接至第一乘法单元 与第一触发器之间，实现了第二乘法单元在每一次接收到码字多项式并从其第一输入 端调用接收到的乘数因子时，均能够得到与其第二输入端接收到的码字多项式的系数 相对应幂次的乘数因子，进而实现了在对伴随式求解过程中每次将相应幂次的乘数因 子代入相应的码字多项式中时均无需增加由异或门电路构成的乘法单元，也即，通过 将第一乘法单元的输出端反馈连接至第一触发器，并将第二乘法单元的第一输入端连 接至第一乘法单元与第一触发器之间，实现了仅依靠一套求解电路即可求解出不同分 量个数的码字多项式的伴随式，解决了现有技术中码字多项式的伴随式求解电路面积 较大的问题，进而达到了简化码字多项式的伴随式求解电路、减小求解电路面积的效 果。

进一步地，可以按照一定的并行度计算码字多项式的伴随式，若并行度为p，则 第一乘法单元中的乘法器设置为p个乘法器，每个乘法器中的乘数因子均是伽罗瓦域 中的元素αⁱ；第二乘法单元中的乘法器也设置为p个乘法器，以第一乘法单元包括第 一乘法器和第二乘法器，第二乘法单元包括第三乘法器和第四乘法器为例说明按照一 定的并行度计算码字多项式的伴随式的原理，具体如下：

第一乘法器将来自第一触发器的乘数因子与第一乘法器内的乘数因子相乘，并将 所得结果发送至第二乘法器；以及

第二乘法器将来自第一乘法器的所得结果与第二乘法器内的乘数因子相乘，并将 所得结果发送至第一触发器，

第三乘法器将第一码字多项式的第一分量的系数乘以第一触发器输出的第一乘数 因子，得到第一输出子结果，以及将第二码字多项式的第一分量的系数乘以第一触发 器输出的第二乘数因子，得到第二输出子结果；

第四乘法器将第一码字多项式的第二分量的系数乘以第一乘法器输出的第一乘数 因子，得到第三输出子结果，以及将第二码字多项式的第二分量的系数乘以第一乘法 器输出的第二乘数因子，得到第四输出子结果；以及

加法器计算第一输出子结果与第三输出子结果之和，得到第一输出结果，以及计 算第二输出子结果与第四输出子结果之和，得到第二输出结果。

加法器将第一输出结果和第二输出结果进行伽罗瓦域加法，并将累加存储至第二 触发器，加法器累加结束后，第二触发器中的累加结果即为码字多项式的伴随式。

通过按照并行接收的方式接收码字多项式的系数，达到了提高码字多项式伴随式 的计算速度的效果。

本发明实施例还提供了一种码字多项式的ECC解码方法，以下对本发明实施例的 码字多项式的ECC解码方法进行具体介绍。

图5是根据本发明实施例的ECC解码方法的流程图，如图5所示，该方法包括如 下的步骤S502至步骤S504：

S502：求解码字多项式的伴随式。具体地，通过本发明实施例上述内容所提供的 码字多项式的伴随式求解电路或伴随式求解处理方法进行伴随式求解，得到码字多项 式的伴随式。

S504：根据码字多项式的伴随式对码字多项式进行ECC纠错。

通过按照本发明实施例上述内容所提供的码字多项式的伴随式求解电路或伴随式 求解处理方法进行伴随式求解，达到了降低伴随式求解电路的面积、提高伴随式求解 速度的效果，进而达到了提高码字多项式的ECC解码速度的效果。

此外，本发明实施例还提供了一种码字多项式的ECC解码电路，该ECC解码电 路包括本发明实施例上述内容所提供的任一种码字多项式的伴随式求解电路。

需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的 计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可 以以不同于此处的顺序执行所示出或描述的步骤。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用 的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所 组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以 将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模 块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明 不限制于任何特定的硬件和软件结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技 术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的 任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。