用于柔性可扩展系统结构的插槽设计

摘要

一种设备包括印刷电路板，所述印刷电路板包括连接器覆盖区，所述连接器覆盖区包括可操作以容纳第一连接器部分的第一覆盖区部分和可操作以容纳第二连接器部分的第二覆盖区部分。所述第一覆盖区部分遵循第一通信链路类型，且所述第一覆盖区部分和所述第二覆盖区部分均遵循第二通信链路类型。所述印刷电路板包括耦合至所述第一覆盖区部分和第一装置覆盖区的第一导电迹线。根据选择的所述第一通信链路类型和所述第二通信链路类型中的一个可选择地配置所述第一导电迹线。所述印刷电路板包括耦合至所述第二覆盖区部分和所述第一装置覆盖区的第二导电迹线。在所述设备的至少一个实施方案中，所述第一通信链路类型为AC耦合且所述第二通信链路类型为DC耦合。

说明书

技术领域

本发明涉及计算系统，且更特别地涉及计算系统中的连接。

背景技术

一般而言，计算系统中的装置经由被称作互联或链路的逻辑连接通信。 遵循示例性链路协议的典型链路是两个端口之间的包括一个或多个通道的点 对点通信信道。单个通道由发送和接收线对组成。线可以是单端线或差分 线。在链路的至少一个实施方案中，每个通道包括发送和接收差分线对，即 每个通道包括在链路的终端之间四个信号路径，用于支持全双工通信。示例 性低速装置使用单通道链路，而示例性较高速装置（例如，图形适配器）使 用宽得多的多通道链路。

在至少一个实施方案中，链路实施串行通信，由于串行链路不需要特定 数据字的位同时到达其目的地，因此与并行通信链路相比，链路受时序偏斜 的影响较小。串行通信技术通过通信链路按顺序一次发送一个位的数据。示 例性串行通信链路包括快速外围组件互联(PCIE)、超传输（HyperTransport） （以前被称为闪电数据传输）、串行高级技术附件（串行ATA）、通用串行 总线(USB)、IEEE1394接口、串行RapidIO和串行连接小型计算机系统接口 (SAS))。在处理系统的至少一个实施方案中，使用了一种以上类型的串行通 信链路（例如，PCIE和超传输）。超传输是用于使用双向串行高宽带低延时 点到点链路的计算机处理器互联的协议。典型的超传输链路支持二至三十二 个位的位宽度。然而，超传输链路需要边带控制和命令信号。此外，超传输 为DC耦合链路。快速外围组件互联(PCIE)为计算机扩展卡标准、通常用作 板级互联（例如，链接至安装在母板上的外围设备）并用作用于附加板的扩 展卡接口。典型的PCIE插槽包含一至十六个通道且为AC耦合。每个通道通 常包括一对发送差分信号和一对接收差分信号。一般而言，超传输和PCIE 链路支持基本上相同的数据速率。

示例性处理系统包括印刷电路板总成（例如，母板、背板或其它印刷电 路板总成），其具有用于增加处理系统的功能的扩展槽（即，插槽）。示例 性扩展板（即，扩展卡、适配器卡或附属卡）包括装置（例如，处理器或外 围装置）。在至少一个实施方案中，扩展槽使用遵循由处理器或印刷电路板 总成上的装置所使用以及由组件所使用的通信链路协议的连接器将组件（例 如，装置或扩展板）耦合至印刷电路板。

在至少一个实施方案中，处理系统和连接器包括在刀片服务器内。如本 文所提及的，刀片服务器（即，刀片）是包括处理器、存储器、I/O和非易失 性存储元件的印刷电路板总成。与其它服务器系统相比，典型的刀片服务器 具有减少使用物理空间和能量的模块化设计。典型的刀片外壳包括多个刀片 以形成刀片系统，并为系统提供电力、冷却、联网、互联和管理中的一个或 多个。生产商将完整服务器及其操作系统和应用封装在单个刀片上。刀片可 在多个刀片公用的机箱内独立地运行。

发明概要

在本发明的至少一个实施方案中，设备包括印刷电路板，所述印刷电路 板包括连接器覆盖区，所述连接器覆盖区包括可操作以容纳第一连接器部分 的第一覆盖区部分和可操作以容纳第二连接器部分的第二覆盖区部分。第一 覆盖区部分遵循第一通信链路类型，且第一覆盖区部分和第二覆盖区部分均 遵循第二通信链路类型。印刷电路板包括耦合至第一覆盖区部分和第一装置 覆盖区的第一导电迹线。根据选择的第一通信链路类型和第二通信链路类型 中的一个可选择地配置第一导电迹线。印刷电路板包括耦合至第二覆盖区部 分和第一装置覆盖区的第二导电迹线。在设备的至少一个实施方案中，第一 通信链路类型为AC耦合，且第二通信链路类型为DC耦合。第一导电迹线 可被配置为AC耦合第一覆盖区和装置覆盖区，且第二导电迹线可以是浮动 的。设备可包括耦合至第一导电迹线的单个迹线的第一连接点和第二连接点 的第一开关。设备可包括零欧姆电阻器、跳线、电线以及耦合至第一连接点 和第二连接点的电容器中的一个。设备可包括与电容器串联耦合的第二开 关，第二开关和电容器可并联耦合至第一开关并耦合至第一连接和第二连 接。设备可包括耦合至连接器覆盖区的连接器。连接器可包括第一连接器部 分和第二连接器部分。连接器能够根据第一通信链路类型将第一连接器部分 耦合至具有第一数量端子的第一装置，并能够根据第二通信链路类型将第一 连接器部分和第二连接器部分耦合至具有第二数量端子的第二装置，第一数 量端子少于第二数量端子。设备可包括连接至连接器的处理器。设备可包括 连接至连接器的外围装置。第一装置覆盖区能够容纳包括第一通信链路类型 的第一接口和第二通信链路类型的第二接口的处理器。第一通信链路类型可 以是快速外围组件互联(PCIE)，且第二通信链路类型为超传输(HT)。第一通 信链路类型的通信链路和第二通信链路类型的通信链路可以是串行总线通信 链路。第一通信链路类型可与第一数量的信号关联，且第二通信链路类型可 与第二数量的信号关联。第一数量的信号可少于第二数量的信号。

在本发明的至少一个实施方案中，制造印刷电路板总成的方法包括根据 与由连接器所容纳的装置关联的通信链路类型配置耦合至印刷电路板上的连 接器覆盖区和装置覆盖区的导电迹线。导电迹线能够根据第一通信链路类型 被配置为将装置覆盖区耦合至连接器覆盖区，并能够根据第二通信链路类型 被配置为将装置覆盖区耦合至连接器。在所述方法的至少一个实施方案中， 第一通信链路类型为快速外围组件互联(PCIE)，且第二通信链路类型为超传 输(HT)。第一通信链路类型可为AC耦合，且第二通信链路类型可为DC耦 合。配置可包括根据与耦合至装置覆盖区的装置关联的通信链路选择地配置 导电迹线。配置可包括将导电迹线DC耦合至连接器覆盖区。配置可包括将 导电迹线的一部分AC耦合至连接器覆盖区。导电迹线的第二部分可以是浮 动的。

附图简述

通过参考附图可更好地理解本发明，且本发明许多目的、特征和优点对 本领域中的技术人员将很明显。

图1图示了示例性多处理器处理系统。

图2图示了包括外围装置的示例性处理系统。

图3图示了包括外围装置的示例性多处理器处理系统。

图4图示了与本发明的至少一个实施方案一致的连接器。

图5图示了与本发明的至少一个实施方案一致的连接器覆盖区。

图6图示了包括图4中与本发明的至少一个实施方案一致的连接器的示 例性处理系统。

图7图示了与本发明的至少一个实施方案一致的印刷电路板上的链路的 示例性导电迹线。

图8A图示了图7中与本发明的至少一个实施方案一致的导电迹线的示 例性配置。

图8B图示了图7中与本发明的至少一个实施方案一致的导电迹线的示例 性配置。

图9图示了图7中与本发明的至少一个实施方案一致的导电迹线的示例 性配置。

图10图示了图7中与本发明的至少一个实施方案一致的导电迹线的示例 性配置。

不同附图中使用相同附图标记指示相似或相同的项。

具体实施方式

参考图1，在示例性处理系统（例如，处理系统100）中，处理器（即， 中央处理单元、内核和/或硬件加速器，例如处理器102和104）使用链路 （例如，链路106）彼此耦合。在系统100的至少一个实施方案中，链路106 为超传输链路。参考图2，在示例性处理系统200中，链路106将处理器102 耦合至处理处理器102与一个或多个外围装置或其它集成电路（例如，I/O 206）之间的通信的集成电路（例如，集成电路204），而非将处理器102耦 合至另一个处理器。在至少一个实施方案中，集成电路204为北桥电路。参 考图3，系统300包括具有将北桥功能集成到处理器中的接口电路（例如， 北桥303）的处理器（例如，处理器302）。

在示例性系统中，处理器（例如，处理器102）连接至具有用于耦合至 处理器的组件（即，扩展印刷电路板或装置）的固定数量的插槽的印刷电路 板。例如，印刷电路板包括用于将组件（包括另一个处理器）耦合至处理器 102的m个插槽和用于将组件（包括I/O装置）耦合至处理器102的n个插 槽。如本文所提及的，印刷电路板上的插槽包括连接器、用于电耦合至以与 连接器覆盖区一致的图案配置的连接器的一个或多个衬垫或孔，和印刷电路 板上的耦合至衬垫或孔的图案的导电迹线。连接器、衬垫或孔以及印刷电路 板上的导电迹线可通过任何合适的制造技术形成。一般而言，连接器是提供 组件与另一个组件之间的机械连接和电连接的机械组件。用于容纳装置的连 接器可被称为插槽，且可包括用于物理地将装置固定在连接器内的杠杆或闩 锁。典型的连接器包括用于组件的电引线、插脚或焊盘中的每个的塑料和金 属触点。应注意，每个插槽是针对特定通信链路类型而配置的。即，被配置 为使用第一链路类型与组件通信的插槽不会被配置为使用第二链路类型与组 件通信。类似地，被配置为使用第二链路类型与组件通信的插槽不会被配置 为使用第一链路类型与组件通信。例如，在至少一个实施方案中，处理器 302包括通过第一类型链路（例如，PCIE链路308）与外围装置（例如，I/O 206）通信以及通过第二类型链路（例如，超传输链路306）与处理器（例 如，处理器104）通信的接口。然而，包括处理器302的印刷电路板总成包 括特定链路类型专用的一个或多个插槽。

在印刷电路板总成的至少一个实施方案中，印刷电路板包括可与任何一 种链路类型一起使用的柔性总线，而非在印刷电路板上包括多个遵循用于将 处理器耦合至另一个装置（其可遵循不同链路类型的一个或另一个）的不同 链路类型的多个总线。在印刷电路板总成的至少一个实施方案中，柔性连接 器耦合至印刷电路板上的该柔性总线。参考图4，柔性连接器包括用于两种 链路类型的最大宽度（例如，用于示例性超传输链路的20个通道）的足够的 电触点和引线。例如，电连接器400包括两个连接器部分。第一连接器部分 （例如，部分402）包括支持PCIE插槽的触点（例如，16个通道）。第二连 接器部分（例如，部分404）包括超传输插槽所需的用于附加信号的附加触 点（例如，用于超传输和边带信号的四个通道）。PCIE组件可插入第一连接 器部分，且第二连接器部分未被使用。遵循超传输链路的组件可插入连接器 的两个部分。因此，相同的插槽可用于耦合遵循任一链路类型的组件，从而 提供柔性以扩展示例性印刷电路板总成所实施的系统结构。

参考图5，在至少一个实施方案中，印刷电路板包括与柔性连接器的覆 盖区一致的焊盘图案（例如，焊盘图案500），如上所描述的那样。在至少 一个实施方案中，焊盘图案包括被隔开以容纳柔性连接器的相应电引线的电 触点（例如，衬垫或孔）。在至少一个实施方案中，焊盘图案500包括分别 对应于连接器部分402和连接器部分404的第一焊盘图案部分（例如，焊盘 图案部分502）和第二焊盘图案部分（例如，焊盘图案部分504）。应注意， 焊盘图案500可具有适合将相应连接器的电引线电耦合至印刷电路板上的导 体的任何几何形状和配置。

参考图6，印刷电路板总成（例如，印刷电路板总成600）包括印刷电路 板（例如，印刷电路板602），其组装有用于包括集成PCIE/超传输接口的处 理器的插座（例如，插座604，其包括接口，例如接口605）；存储器插槽 （例如，双列直插式存储模块插槽606）；和柔性扩展槽，其包括包括柔性 总线（例如，包括导电迹线612、614、616和618的总线）和柔性连接器 （例如，连接器400）。在至少一个实施方案中，印刷电路板总成600进一 步组装有在插座604中的处理器和连接至连接器400的组件。在至少一个实 施方案中，导电迹线（例如，迹线612）耦合将信号从接口605传送至连接 器400的接口的通道，且导电迹线（例如，迹线614）耦合将信号从连接器 400传送至接口605的接口的通道。电路（例如，电路620）包括根据印刷电 路板总成600的特定实施方案所需的接口类型而选择地配置和/或组装的组 件。在至少一个实施方案中，电路620（其耦合在导电迹线部分612(a)与导电 迹线部分612(b)之间）组装有被配置为针对PCIE链路实施AC耦合或针对超 传输链路实施DC耦合的开关、电容器、电阻器和/或跳线。在印刷电路板 602的至少一个实施方案中，还包括导电迹线616和导电迹线618用于耦合连 接器400与插座604之间的超传输链路的边带信号。因此，印刷电路板总成 600的柔性插槽被配置为容纳遵循PCIE链路或超传输链路的组件。即，印刷 电路板总成600的柔性插槽被配置为容纳与遵循PCIE或超传输协议的通信接 口一致的连接器。

参考图6和7，在印刷电路板602的至少一个实施方案中，导电迹线部 分612(a)和导电迹线部分612(b)包括用于将一个或多个电路元件耦合至导电 迹线612的连接点812。在至少一个实施方案中，特定导电迹线612的连接 点812被隔开一定间隙以将电路元件串联耦合至导电迹线部分612(a)和导电 迹线部分612(b)。用于制造印刷电路板总成600的技术包括根据用于印刷电 路板总成的目标通信链路将电路（例如，电路620）耦合至导电迹线部分 612(a)和导电迹线部分612(b)。

参考图6和8A，在至少一个实施方案中，电路620包括用于与导电迹线 612串联耦合的至少一个电容器。在至少一个实施方案中，电路620包括电 容器902，且电路620耦合至连接点812，以因此电容耦合（即，AC耦合） 导电迹线部分612(a)和导电迹线部分612(b)。参考图8B，在电路620的至少 一个实施方案中，接口605被DC耦合至连接器400，导电迹线部分612(a)和 导电迹线部分612(b)被DC耦合，且使用电阻导体（例如，零欧姆电阻器 906）而不是使用电容器902。

参考图6和9，在至少一个实施方案中，电路620包括用于与导电迹线 612串联耦合的一个或多个模拟开关。在至少一个实施方案中，用于制造印 刷电路板总成的技术包括根据特定链路类型使用那些开关选择地耦合导电迹 线部分612(a)和导电迹线部分612(b)。例如，为了配置用于DC耦合链路的 印刷电路板602，开关1002被关闭而开关1004被打开，从而有效且电阻地 使电路部分612(a)和电路部分612(b)彼此耦合。为了配置用于AC耦合链路 的印刷电路板602，开关1002被打开而开关1004被关闭，从而使用电容器 1003有效且电阻地使电路部分612(a)和电路部分612(b)彼此耦合。应注意， 图9中的实施方案仅仅是示例性的，且其它电路元件（例如，跳线、零欧姆 电阻器、redriver，或其它合适的电路元件）可用于为AC耦合链路和DC耦 合链路耦合导电迹线部分612(a)和导电迹线部分612(b)。例如，参考图10， 在至少一个实施方案中，电路620包括模拟多路分解器/多路复用器电路（例 如，开关1020和开关1026），其在一个路径中连接至母板电容器（例如， 电容器1024）并直接连接在另一个路径中。在至少一个实施方案中，电路 620包括至少一个redriver电路（例如，redriver1022），用于减少或消除信 号反射。

在印刷电路板总成600的至少一个实施方案中，插座604中的处理器能 够通过PCIE或超传输通信。处理器使用任何合适的技术确定耦合至连接器 400的组件所需的通信链路类型，并因此配置印刷电路板602。例如，处理器 可假定一种链路类型并为该链路类型配置印刷电路板602。如果处理器接收 到非预期的响应（例如，非预期的电压电平），则处理器为另一种类型的链 路重新配置印刷电路板602，并使用另一个链路类型训练。在印刷电路板总 成600的至少一个实施方案中，迹线616和迹线618包括迹线612和迹线614 中每组八个数据通道的时钟信号和控制信号。在至少一个实施方案中，插座 604中的处理器在超传输模式下加电。处理器使用单端控制通道接收器来检 测DC电压电平。当超传输链接任何包括以DC电压电平驱动的时钟信号或 控制信号时，处理器初始化。当PCIE链接任何链路（其中时钟通道和控制 通道均浮动）时，处理器初始化。

在至少一个实施方案中，连接器400包括PCIE现有插脚和/或超传输现 有插脚，其由耦合至连接器400的组件设置并由系统逻辑检测以适当地配置 系统。在印刷电路板总成600的至少一个实施方案中，插入连接器400中的 卡基于耦合至连接器400的组件所需的通信链路类型生成用于关闭开关1002 和开关1004的控制信号（例如，不包括在导电迹线部分612(a)和导电迹线部 分612(b)内的控制信号）。

应注意，连接器400及其相应的覆盖区可具有任何合适的轮廓和间隔 （例如，正常密度或高密度）。尽管连接器400已被描述为将第一组件耦合 至第二组件，但是在其它实施方案中，连接器400将第一组件耦合至多个组 件。例如，在至少一个实施方案中，连接器400将第一组件耦合至两个超传 输装置，每个都在1/2总线宽度模式下运行。在至少一个实施方案中，连接器 400将第一HT组件耦合至为I/O扩展提供多个I/O插槽的隧道卡（tunnel  card），或耦合至另一个处理器卡以提供处理能力扩展或存储扩展。

虽然在描述本发明的实施方案时一般假定了电路和物理结构，但是应充 分认识到，在现代半导体设计和制造中，物理结构和电路可体现在适合在后 续设计、模拟、测试或制造阶段使用的计算机可读取描述形式中。在示例性 配置中作为分立组件呈现的结构和功能可作为组合结构或组件实施。预期本 发明的各种实施方案包括电路、电路的系统、相关方法以及其上具有这种电 路、系统和方法的编码（例如，VHSIC硬件描述语言(VHDL)、Verilog、 GDSII数据、电子设计交换格式(EDIF)和/或Gerber文件）的有形计算机可读 介质，所有均如本文所描述且如所附权利要求书中所限定。此外，计算机可 读介质可存储可用于实施本发明的指令以及数据。指令/数据可与硬件、软 件、固件或其组合有关。

本文阐述的本发明的描述为说明性的，并非意在限制所附权利要求中阐 述的本发明的范围。例如，虽然已在包括PCIE链路和超传输链路的实施方 案中描述了本发明，但是本领域的技术人员应理解，本文教示的内容可用于 遵循不同通信链路标准的其它类型接口。在不脱离所附权利要求中阐述的本 发明的范围和精神的情况下，可基于本文阐述的描述对本文公开的实施方案 进行变化和修改。