解决氮化硅和镍硅化物界面剥落问题的工艺方法

摘要

本发明提供了一种解决氮化硅和镍硅化物界面剥落问题的工艺方法，包括：第一步骤，在光刻胶上定义出MOS结构的栅极、源漏，在硅片上形成MOS结构的栅极和源漏；第二步骤，通过离子注入工艺对源漏进行离子注入；第三步骤，通过物理气相沉积，在源漏接触和多晶硅栅极界面沉积镍铂合金，进而形成镍硅化物，形成源漏接触和栅极接触；第四步骤，通过等离子体处理对镍硅化物进行表面处理；第五步骤，对镍硅化物接触的表面处理完成后紧接着通过等离子体化学气相沉积形成氮化硅薄膜。

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种解决氮化硅和 镍硅化物界面剥落问题的工艺方法。

背景技术

集成电路尤其是超大规模集成电路中的主要器件是金属-氧化物-半导体场 效应晶体管（metal oxide semiconductor field effect transistor，简称MOS 晶体管）。伴随着摩尔定律，集成电路特征尺寸一直在不断缩小，随着器件尺寸 的不断缩小，对器件的速度要求也越来越高。而为了提高器件速度，应变硅技 术开始引入，其中一种方法是在沟道上引入高应力，从而增加载流子的迁移率， 进而增加器件速度。

高应力的引入比较常用的方法是在源漏接触形成以后，用等离子体增强技 术沉积一层高应力的氮化硅薄膜，通过应力传导，增加沟道的载流子迁移率。 该方法尤其被广泛地用于90纳米以下先进工艺中。

但是，随着器件尺寸的缩小，两个器件栅极之间的空间越来越窄；栅极之 间的空间的变窄使得高应力更容易作用在源漏接触的底部往上拉伸。这样将导 致源漏接触和高应力氮化硅薄膜接触界面承担很大的拉力。如果接触界面的黏 附力不够好，就会发生界面处出现的剥落（peeling），由此对后续的器件的可 靠性造成很大的破坏性。

因此，找到一个能够提高源漏接触和高应力氮化硅薄膜黏附力从而解决剥 落的方法就很重要。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能 够提高源漏接触和高应力氮化硅薄膜黏附力从而解决剥落的方法。

为了实现上述技术目的，根据本发明，提供了一种解决氮化硅和镍硅化物 界面剥落问题的工艺方法，包括：

第一步骤：在光刻胶上定义出MOS结构的栅极、源漏，在硅片上形成MOS 结构的栅极和源漏；

第二步骤：通过离子注入工艺对源漏进行离子注入；

第三步骤：通过物理气相沉积，在源漏接触和多晶硅栅极界面沉积镍铂合 金，进而形成镍硅化物，形成源漏接触和栅极接触；

第四步骤：通过等离子体处理对镍硅化物进行表面处理；

第五步骤：对镍硅化物接触的表面处理完成后紧接着通过等离子体化学气 相沉积形成氮化硅薄膜。

优选地，氮化硅薄膜的应力在-4Gpa到2Gpa之间。

优选地，氮化硅薄膜与源漏区的镍硅化物直接接触，不引入其它中间缓冲 层。

优选地，第四步骤的具体操作包括如下步骤：

将形成镍硅化物的晶片传输到PECVD工艺腔中；

样品传导到工艺腔后加热预定时间,随后开始流入N₂和/或NH₃气体，同时开 启射频；

停止气体流入，并开启抽真空阀将PECVD工艺腔抽真空。

优选地，PECVD工艺腔的温度为200摄氏度到480摄氏度之间的某一个恒定 温度。

优选地，N₂和/或NH₃气体的气体流量在1000sccm到10000sccm之间。

优选地，射频频率为13.56Mhz,功率为60W到600W。

优选地，射频的开启时间为10-60S。

优选地，提供射频的设备的支撑硅片的基底的温度在200—480度之间。

优选地，第五步骤的具体操作包括如下步骤：

向真空的PECVD工艺腔流入SiH₄和NH₃气体，随后开启射频，开始高应力 氮化硅薄膜的等离子体化学汽相淀积；

关闭SiH₄和NH₃气体以停止气体流入，特定时间之后关闭射频，开启抽真 空阀将PECVD工艺腔抽真空，完成高应力氮化硅薄膜的生长。

在本发明中，通过在镍硅化物形成之后，高应力氮化硅薄膜生长之前，引 入一步等离子表面处理技术使得镍硅化物表面富含氮化物。这层富含氮化物的 表面的引入解决了镍硅化物和高应力氮化硅之间剥落的问题

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整 的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了根据本发明优选实施例的解决氮化硅和镍硅化物界面 剥落问题的工艺方法的流程图。

图2至图4示意性地示出了根据本发明选实施例的解决氮化硅和镍硅化物 界面剥落问题的工艺方法的各个步骤的接触通孔处结构示意图。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构 的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或 者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发 明的内容进行详细描述。

图1示意性地示出了根据本发明优选实施例的解决氮化硅和镍硅化物界面 剥落问题的工艺方法的流程图。

具体地说，如图1所示，根据本发明优选实施例的解决氮化硅和镍硅化物界 面剥落问题的工艺方法包括：

第一步骤S1：在光刻胶上定义出MOS结构的栅极、源漏，通过光刻、刻蚀、 清洗等工艺，在硅片10上形成MOS结构的栅极和源漏；对于第一步骤S1，可以 采用标准CMOS工艺；并且例如，MOS结构的沟道长度为60纳米及以下，MOS结 构的栅极与栅极之间的距离为90纳米及以下；

第二步骤S2：离子注入工艺对源漏进行离子注入；

第三步骤S3：通过物理气相沉积PVD(PhysicalVaporDeposition)，在源漏 接触和多晶硅栅极20界面沉积镍铂合金，进而例如通过两步退火法形成镍硅化 物30，形成低接触电阻的源漏接触和栅极接触，如图2所示；

第四步骤S4：通过等离子体处理对镍硅化物30进行表面处理40，如图3 所示；

第五步骤S5：对镍硅化物接触30的表面处理完成后紧接着通过等离子体化 学气相沉积PECVD(PlasmaEnhancedChemicalVaporDeposition)形成高应力氮化 硅薄膜50，如图4所示。其中，具体地说，氮化硅薄膜50的应力在-4Gpa到2Gpa 之间，为高应力。优选地，高应力氮化硅薄膜50与源漏区的镍硅化物30直接 接触，不引入其它中间缓冲层，保证高应力能直接作用到沟道中，从而有效提 高沟道中电子空穴的迁移率。

随后可进行后续的其它处理和工艺。

可以看出，根据本发明优选实施例的提高源漏接触和氮化硅薄膜黏附力的 方法中，在金属氧化物半导体制造工艺中，源漏区使用镍硅化物形成金属半导 体接触，在镍硅化物经过两步退火形成以后（第三步骤S3），在高应力氮化硅薄 膜生长（第五步骤S5）之前引入了一种表面处理工艺（第四步骤S4）。

优选地，本发明优选示例的第四步骤S4的具体操作包括如下步骤：

将形成镍硅化物的晶片传输到PECVD工艺腔中，优选地，PECVD工艺腔的温 度为200摄氏度到480摄氏度之间的某一个恒定温度；

样品传导到工艺腔后加热预定时间（例如10s）,随后开始流入N₂和/或NH₃气体，优选地，N₂和/或NH₃气体的气体流量在1000sccm到10000sccm之间，同 时同时开启射频。优选地，射频频率为13.56Mhz,功率为60W到600W。例如， 根据需要，射频的开启时间为10-60S。此外优选地，提供射频的设备的支撑硅 片的基底的温度在200—480度之间。

关闭N₂和/或NH₃气体以停止气体流入，并开启抽真空阀将PECVD工艺腔抽 真空。

而且，优选地，本发明优选示例的第五步骤S5的具体操作包括如下步骤：

向真空的PECVD工艺腔流入SiH₄和NH₃等气体，随后（例如，待气体稳定 后）开启射频，开始高应力氮化硅薄膜的等离子体化学汽相淀积。

关闭SiH₄和NH₃气体以停止气体流入，特定时间（例如3s）之后关闭射频， 开启抽真空阀将PECVD工艺腔抽真空，完成高应力氮化硅薄膜的生长。

随后，可将样品传出工艺腔并冷却，进行后续其它工艺。

可以看出，在优选的示例中，表面处理可以集成到PECVD成膜工艺中，和 高应力氮化硅成膜使用同一台设备，在工艺腔中先进行表面处理，然后进行等 离子化学气相沉积氮化硅，中间不破真空，有效地提高表面处理和成膜效率。

本发明优选实施例中，通过在镍硅化物形成之后，高应力氮化硅薄膜生长 之前，引入一步表面处理工艺，退火工艺在SiH₄气体氛围中进行，这样使得镍 硅表面硅含量增加。新工艺的引入大大增加了镍硅化物和高应力氮化硅之间的 黏附性，解决了镍硅化物和高应力氮化硅之间剥落的问题，改进后的方法中剥 落现象已经消失。

而且，本发明上述优选实施例对成膜成本增加很少，只有10-60秒的表面 处理时间，而且可以在氮化硅成膜腔中集成，不需要破真空，在不影响层膜效 率的同时解决了剥落问题。

例如，根据本发明优选实施例的提高源漏接触和氮化硅薄膜黏附力的方法 可用于90纳米以下的先进工艺中。

根据本发明的另一优选实施例，本发明还提供了一种金属氧化物半导体制 造方法，其采用了根据本发明上述实施例所述的提高源漏接触和氮化硅薄膜黏 附力的方法。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第 一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤 等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并 非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技 术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多 可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发 明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、 等同变化及修饰，均仍属于本发明技术方案保护的范围内。