包括具有重叠掺杂区的肖特基二极管的半导体器件及其制造方法

摘要

本发明公开了一种半导体器件，包括：具有第一导电类型的且具有半导体器件的有源区被界定于其中的表面的半导体层，以及在有源区内的多个被间隔开的掺杂区。该多个掺杂区具有与第一导电类型相反的第二导电类型，并且在有源区内界定半导体层的多个裸露部分。该多个掺杂区包括沿纵向延伸的多个行。每个行都包括多个纵向延伸区段，并且在第一行中的纵向延伸区段在与纵向垂直的横向上与在相邻行中的纵向延伸区段至少部分地重叠。

说明书

相关申请的交叉引用

本申请是在2009年6月26日提交的，题目为“Semiconductor  Devices Including Schottky Diode Having Doped Regions Arranged  As Islands And Methods Of Fabricating Same”的美国申请No. 12/492,670的部分继续申请，该申请No.12/492,670是在2006年8月 1日提交的，题目为“Semiconductor Devices Including Schottky  Diodes With Controlled Breakdown And Methods Of Fabricating  Same”的申请No.11/496,842的继续申请，这两个申请被转让给本 申请的受让人，这两个申请的公开内容由此通过引用的方式全文并入 本文，如同完全在此阐明一样。

技术领域

本发明涉及半导体器件及其制造，并且更特别地涉及结势垒肖特 基（JBS）二极管及其制造。

背景技术

可以具有例如大约600V至2.5kV的电压闭锁额定值（voltage  blocking rating）的高电压碳化硅（SiC）肖特基二极管有望与具有 类似的电压额定值的硅PIN二极管竞争。此类二极管可以处理高达 大约100安培或更大的正向电流，取决于它们的活动面积设计。高 压肖特基二极管具有许多重要的应用，特别是在功率调节、分配和控 制的领域中。

在此类应用中，SiC肖特基二极管的重要特性是其开关速度。基 于硅的PIN器件典型地展示出相对较差的开关速度。硅PIN二极管 可以具有大约20kHz的最大开关速度，取决于其电压额定值。相 反，基于碳化硅的肖特基器件在理论上能够具有高得多的开关速度， 例如，较硅优越超过大约100倍。另外，与硅器件相比，碳化硅器件 有能力处理更高的电流密度。

常规的SiC肖特基二极管结构具有起着漂移区的作用的n-外延 层形成于其上的n型SiC基板。器件典型地包括直接形成于n-层上 的肖特基触头。结终端区（例如，保护环和/或p型JTE（结终端扩 展）区）典型地被形成为包围着肖特基结有源区。结终端区的作用是 减少或防止在肖特基结的边缘处的电场拥挤，并且减少或防止耗尽区 与器件的表面的相互作用。表面效应会导致耗尽区不均匀地展开，这 会对器件的击穿电压造成不利影响。其他终端技术包括可能受表面效 应影响更强烈的场板和浮动场环。沟道停止区同样可以通过注入n 型掺杂物来形成，以便防止耗尽区延伸到器件的边缘。

不管所使用的终端是何类型，如果对结施加足够大的反向电压， 则肖特基二极管都将失效。这样的失效一般是灾难性的，并且可以破 坏或毁坏器件。而且，甚至在结失效之前，肖特基二极管可能经历到 大的反向泄漏电流。为了减小这样的泄漏电流，结势垒肖特基 （JBS）二极管被开发出来。JBS二极管有时称为混合PIN-肖特基 （MPS）二极管。图1示出了常规的JBS二极管10。如图所示，常 规的JBS二极管包括n-漂移层14形成于其上的n型基板12。多个 p+区16典型地通过离子注入形成于n-漂移层14的表面中。金属阳 极触头18形成于n-漂移层14的表面上，与n-漂移层14和p+区16 两者接触。阳极触头18与漂移层14的裸露部分形成肖特基结，并且 可以与p+区16形成欧姆接触。阴极触头20形成于基板12上。基于 碳化硅的JBS二极管在例如美国专利No.6,104,043和6,524,900中进 行了描述。

在正向操作中，在阳极触头18与漂移层14之间的结J1于p+区 16与漂移层14之间的结J2之前导通。因而，在低的正向电压下， 器件展示出肖特基二极管的行为。也就是，在器件内的电流传输受在 低的正向电压下被注入穿过肖特基结J1的多数载流子（电子）所控 制。由于在正常操作电压下在器件内可能没有少数载流子注入（并且 因而没有少数电荷存储），因而JBS二极管具有肖特基二极管快速 的开关速度特性。

但是，在反向偏压条件之下，由在p+区16与漂移层14之间的 PN结J2形成的耗尽区扩大以阻断通过器件10的反向电流，从而保 护肖特基结J1并且限制器件10内的反向泄漏电流。因而，在反向偏 压下，JBS二极管10像PIN二极管那样工作。器件10的电压闭锁 能力典型地由漂移层14的厚度和掺杂以及边缘终止的设计来确定。

与正向偏压操作之下的基于碳化硅的肖特基二极管相关的一个问 题由于肖特基结J1的特性而产生。即，基于碳化硅的器件的肖特基 结与例如PIN结相比可以具有相对较高的电阻。在某些功率开关应 用中，会时不时地经历到电流浪涌（例如，瞬时电流尖峰）。在肖特 基器件中，这样的电流浪涌会在结处导致大量功率的耗散，这会导致 结发热。肖特基结的发热会降低结的势垒，从而导致甚至更大的电流 流过器件。这种被称为热失控的现象可以破坏或毁坏器件。

热失控同样可以发生于反向偏压条件下的器件内，因为反向泄漏 电流会由于热失控而随温度增大。而且，在反向偏压条件下还会产生 其他问题。例如，如上所述，如果器件的闭锁电压被超过，则器件会 以不可控的方式击穿，这可以破坏或毁坏器件。

发明内容

根据某些实施例的半导体器件包括：具有第一导电类型的且具有 半导体器件的有源区被界定于其中的表面的半导体层，以及在有源区 内的多个被间隔开的掺杂区。该多个掺杂区具有与第一导电类型相反 的第二导电类型，并且在有源区内界定半导体层的多个裸露部分。该 多个掺杂区包括沿纵向延伸的多个行。每个行都包括多个纵向延伸区 段，并且在第一行中的纵向延伸区段在与纵向垂直的横向上与在相邻 行中的纵向延伸区段至少部分地重叠。

在第一行中的第一纵向延伸区段可以在横向上与在相邻行中的两 个纵向延伸区段至少部分地重叠。

在第一行中的纵向延伸区段中的纵向相邻区段可以被间隔开达距 离L，并且在相邻行中的横向相邻的纵向延伸区段可以被间隔开距离 W，L约等于W。

在半导体器件的有源区内的任何点都可以至少接近于至少一个纵 向延伸区段达在相邻行中的横向相邻的纵向延伸区段的重叠部分之间 的间距的一半。

在半导体器件的有源区内的任何点可以至少接近于至少一个纵向 延伸区段达在一行中的纵向相邻的纵向延伸区段之间的间距的一半。

该器件还可以包括与半导体层的裸露部分及掺杂区接触的金属 区。

半导体层可以包括碳化硅半导体层。掺杂区包括p型碳化硅， 所述p型碳化硅可以具有大约1×10¹⁷-大约1×10¹⁸cm^-3的掺杂浓度。

该器件还可以包括在半导体层中的具有比所述掺杂区的掺杂浓度 大的掺杂浓度的第二掺杂区。该多个掺杂区和第二掺杂区可以位于半 导体层的表面，并且由该多个掺杂区和第二掺杂区占用的表面积与器 件的有源区的总表面积之比约小于大约0.4。

该器件还可以包括在半导体层上的与半导体层的裸露部分形成肖 特基结的金属层。在第二掺杂区与半导体层之间的p-n结的导通电压 高于在金属层与半导体层的裸露部分之间的肖特基结的导通电压。

掺杂区可以具有使得在掺杂区与半导体层之间的p-n结的穿通在 比在金属层与半导体层的裸露部分之间的肖特基结的击穿低的电压下 发生的厚度和掺杂浓度。

该器件还可以包括边缘终止区，并且掺杂区可以具有使得在掺杂 区与半导体层之间的p-n结的穿通在比边缘终止区的击穿电压低的电 压下发生的厚度和掺杂浓度。

一种形成根据某些实施例的半导体器件的方法包括：在半导体层 内设置多个掺杂区，其中半导体层具有第一导电类型，并且掺杂区具 有与第一导电类型相反的第二导电类型使得半导体层与第一掺杂区形 成各自的p-n结。该多个掺杂区包括沿纵向延伸的多个行，每个行都 包括多个纵向延伸区段，并且在第一行中的纵向延伸区段可以在与纵 向垂直的横向上与在相邻行中的纵向延伸区段至少部分地重叠。该方 法还包括在半导体层上设置金属层。金属层与半导体层形成肖特基结 并且接触掺杂区。

该方法还可以包括在半导体层中设置提供第二掺杂区。第二掺杂 区可以具有与半导体层的导电类型相反的导电类型，并且可以具有比 所述掺杂区的掺杂浓度高的掺杂浓度。在第二掺杂区和半导体层之间 的第二p-n结被配置以在比金属层与半导体层之间的肖特基结的导通 电压高的电压下导通。

在第一行中的第一纵向延伸区段可以在横向上与相邻行中的两个 纵向延伸区段至少部分地重叠。

在第一行中的纵向延伸区段中的纵向相邻区段可以被间隔开距离 L，并且在相邻行中的横向相邻的纵向延伸区段可以被间隔开距离 W，L约等于W。

该方法还可以包括在半导体层中设置具有比所述掺杂区的掺杂浓 度大的掺杂浓度的第二掺杂区。该多个掺杂区和第二掺杂区可以位于 半导体层的表面，并且由该多个掺杂区和第二掺杂区占用的表面积与 二极管的有源区的总表面积之比可以小于大约0.4。

半导体层可以包括碳化硅半导体层。掺杂区包括p型碳化硅， 所述p型碳化硅可以具有大约1×10¹⁷-大约1×10¹⁸cm^-3的掺杂浓度。

附图说明

为了提供对本发明的更深入理解而引入的并且被并入本申请内并 构成其一部分的附图示出了本发明的某种或某些实施例。在附图中：

图1是常规JBS二极管的截面图。

图2是根据本发明的某些实施例的JBS二极管的顶视图。

图3是根据本发明的某些实施例的JBS二极管的截面图。

图4A和4B是在根据本发明的某些实施例的JBS二极管中的电 场对深度的曲线图。

图5A和5B是根据本发明的某些实施例的JBS二极管的反向电 流对反向偏压的曲线图。

图6是根据本发明的某些实施例的JBS二极管的闭锁电压对掺 杂的图表。

图7是根据本发明的另一些实施例的JBS二极管的截面图。

图8是根据本发明的另一些实施例的JBS二极管的顶视图。

图9是示出根据本发明的某些实施例的操作的流程图。

图10A和10B示出了在根据某些实施例的JBS二极管内的岛状 JBS区周围的耗尽区的扩大。

图11A和11B示出了在根据另一些实施例的JBS二极管内的岛 状JBS区周围的耗尽区的扩大。

图12是根据本发明的另一些实施例的JBS二极管的顶视图。

图13是管芯面积对JBS区之间的间距的曲线图。

具体实施方式

本发明的实施例现在将参照附图在下文更全面地描述，在附图中 示出了本发明的实施例。但是，本发明可以按照许多不同的形式来实 现，并且不应当被理解为限定于本文所阐明的实施例。相反，这些实 施例的提供是为了使得本公开内容将是彻底和全面的，并且将给本领 域技术人员充分传达本发明的范围。在所有附图中，类似的数字指代 类似的元件。

应当理解，虽然在此可以使用第一、第二等术语来描述各种元 件，但是这些元件并不应当由这些术语所限定。这些术语仅被用来使 元件相互区分开。例如，在不脱离本发明的范围的情况下，能够将第 一元件称为第二元件，并且同样地，也能够将第二元件称为第一元 件。如同本文所使用的，术语“和/或”包括一个或多个相关列示项 的任意或所有组合。

本文所使用的术语只是为了描述特定的实施例，而并不非旨在对 本发明进行限定。如同本文所使用的，单数形式“一（a）”、“一 个（an）”和“该（the）”意指同样包括复数形式，除非上下文另 有明确说明。还应当理解，术语“包括”、“包含”、“含有”和/ 或“具有”在用于本文时指定存在规定的特征、整数、步骤、操作、 元件和/或构件，但是并不排除存在或添加一个或多个其他特征、整 数、步骤、操作、元件、构件和/或它们的组合。

除非另有说明，否则本文所使用的所有术语（包括技术和科学术 语）都具有与本领域技术人员一般所理解的意思相同的意思。还应当 理解，本文所使用的术语应当被理解为具有与它们在本说明书及相关 领域的背景下的意思一致的意思，而不应当被理解为理想的或者过于 正式的，除非本文中明确这样规定。

应当理解，当诸如层、区域或基板之类的元件被提作处于或延伸 至另一个元件“之上”时，它能够直接位于或直接延伸至该另一元件 之上，或者也可以存在中介元件。相比之下，当元件被提作“直接位 于”或“直接延伸至”另一元件之上时，则没有中介元件存在。还应 当理解，当元件被提作“连接”或“耦接”至另一元件时，它能够直 接连接或耦接至该另一个元件，或者可以存在中介元件。相比之下， 当元件被提作“直接连接”或“直接耦接”至另一元件时，则没有中 介元件存在。

相对术语（例如，“下方”、“上方”、“上部”、“下部”、 “水平”、“横向”或“竖向”）在本文中可以被用来描述如图所示 的一个元件、层或区域与另一个元件、层或区域的关系。应当理解， 这些术语除了附图所示的取向外还意指包含器件的不同取向。

本发明的实施例在此参照作为本发明的理想化实施例（及中间结 构）的示意图的截面图来描述。为了清晰起见，在附图中可以放大层 和区域的厚度。另外，由例如制造技术和/或容差引起的示图的形状 的变化应当可预料到的。因而，本发明的实施例不应当被理解为限定 于本文所说明的具体形状的区域，而应当包括由例如制造引起的形状 变化。例如，被示为矩形的注入区典型地应当具有圆形的或弯曲的特 征和/或注入浓度在其边缘处的渐变，而不是从注入区到非注入区的 不连续变化。同样地，由注入形成的隐埋区会导致在隐埋区与注入通 过其而发生的表面之间的区域内的某些注入。因而，在附图中示出的 区域实际上是示意性的，并且它们的形状并非旨在示出器件的区域的 实际形状，也并非旨在限定本发明的范围。

本发明的某些实施例参考其特征在于具有诸如n型或p型之类 的导电类型的半导体层和/或区域来描述，所述导电类型指的是在层 和/或区域内的多数载流子浓度。因而，n型材料具有带负电的电子 的多数平衡浓度，而p型材料具有带正电的空穴的多数平衡浓度。 一些材料可以用“+”或“-”来标明（例如，n+、n-、p+、p-、 n++、n--、p++、p--等），用于指示与另一个层或区域相比相对较大 （“+”）的或相对较小（“-”）的多数载流子浓度。但是，这样的 表示并非暗指在层或区域内存在特定浓度的多数或少数载流子。

图2是根据本发明的某些实施例的二极管100的顶视图。二极管 100包括具有其中形成有导电类型与漂移层114相反的多个轻掺杂区 130的上表面的漂移层114。在图2的实施例中，轻掺杂区130在漂 移层114中被形成为条纹形区域。但是，轻掺杂区130可以被形成为 其他形状。

漂移层114可以由例如具有大约2×10¹⁴cm^-3至大约1×10¹⁷cm^-3的掺杂浓度的2H、4H、6H、3C和/或15R多型体的n型碳化硅形 成，取决于对二极管100的电压闭锁及导通电阻的设计要求。其他类 型的半导体材料（例如，GaN、GaAs、硅或锗）也可以使用。在特 定的实施例中，漂移层114包括以浓度为大约5×10¹⁵cm^-3的n型掺 杂物掺杂的4H-SiC。轻掺杂区130可以通过例如将p型掺杂物（例 如，硼和/或铝）按大约1×10¹⁷cm^-3至大约1×10¹⁸cm^-3的浓度离子注 入漂移层114之内来形成，并且可以延伸到漂移层114的表面下方大 约0.3μm至大约0.5μm的深度处。在特定的实施例中，轻掺杂区 130可以按大约5×10¹⁷cm^-3的掺杂浓度来掺杂，并且可以延伸到漂移 层114的表面下方大约0.3μm的深度处。

在漂移层114内还设置有多个重掺杂区116。重掺杂区116可以 通过例如将p型掺杂物（例如，硼和/或铝）按大约1×10¹⁸cm^-3至大 约1×10¹⁹cm^-3的浓度离子注入漂移层114之内来形成，并且可以延 伸到漂移层114的表面下方0.3μm至大约0.5μm的深度处。在特定 的实施例中，重掺杂区116可以按大约5×10¹⁸cm^-3的掺杂浓度来掺 杂，并且可以延伸到漂移层114的表面下方大约0.3μm的深度处。 区域116可以通过例如外延生长来形成。

在图2的实施例中示出的轻掺杂区130被设置为被间隔开的条纹 区，这些条纹区使漂移层114的表面的一些部分114A裸露并且延伸 横过漂移层114的有源区110（除了漂移层的裸露部分114A和重掺 杂区116外）。金属肖特基触头（未示出）覆盖着漂移层114并且与 漂移层114的裸露部分114A以及轻掺杂区130和重掺杂区116接 触。如同本文所使用的，术语“有源区”指的是在其内肖特基金属与 漂移层接触的器件的二维区域，并且包括漂移层114的裸露部分 114A、轻掺杂区130和重掺杂区116。因此，有源区包括肖特基结 区，但不包括例如下文所描述的边缘终止区。

二极管100可以包括包围着二极管100的有源区110的边缘终止 区115。边缘终止区115可以包括结终端扩展（JTE）区、场环、场 板、保护环和/或前述或其他终端的组合。

SiC肖特基二极管的另外的常规终端在Singh等人的“Planar  Terminations in 4H-SiC Schottky Diodes With Low Leakage And  High Yields”（ISPSD’97，pp.157160）进行了描述。用于SiC肖 特基势垒二极管的p型外延保护环终端在Ueno等人的“The Guard- Ring Termination for High-Voltage SiC Schottky Barrier Diodes” （IEEE Electron Device Letters,Vol.16，No.7，July，1995，pp. 331 332）进行了描述。另外，其他终端技术在题目为“SiC  Semiconductor Device Comprising A PN Junction With A Voltage  Absorbing Edge”的公开PCT申请No.WO97/08754中进行了描 述。

另一种类型的结终端被公开于本发明的受让人所受让的美国专利 No.7,026,650中，该美国专利No.7,026,650以引用的方式并入本 文，如同完全于本文中阐明一样。

图3是一般沿图2的直线A-A截取的二极管100的截面图。为 了清晰起见，二极管100的某些特征的尺寸被放大。如图3所示，二 极管100包括漂移层114形成于其上的基板112。重掺杂区116可以 形成为在漂移层114之内的注入区。同样地，轻掺杂区130可以形成 为在漂移层114中的注入区。由于重掺杂区116和轻掺杂区130具有 与漂移层114相反的导电类型，因而轻掺杂区130与漂移层114形成 p-n结J3，而重掺杂区116与漂移层114形成p-n结J5。

由轻掺杂区130和重掺杂区116占用的器件100的有源区110的 表面积与有源区110的总表面积之比可以影响器件100的反向泄漏电 流以及器件100的正向电压降两者。例如，如果由轻掺杂区130和重 掺杂区116占用的面积相对有源区110的总面积增加，则可以降低反 向泄漏电流，但是会增加器件100的正向电压降。因而，由轻掺杂区 130和重掺杂区116占用的器件100的有源区110的表面积与有源区 110的总表面积之比的选择可能伴随着在反向泄漏电流和正向电压降 之间的权衡。在某些实施例中，由轻掺杂区130和重掺杂区116占用 的器件100的有源区110的表面积与有源区110的总表面积之比可以 为大约2%-40%之间。

在漂移层114的表面上的阳极触头118与在相邻的轻掺杂区130 之间和/或在轻掺杂区130与重掺杂区116之间的漂移层114的裸露 部分114A形成肖特基结J4。阳极触头118可以包括可以与重掺杂区 116形成欧姆接触的、同时与漂移层114形成肖特基接触的金属，例 如，铝、钛和/或镍。

阴极触头120被形成于基板112的与漂移层114相反的那侧上。 阴极触头120可以包括能够与n型碳化硅形成欧姆接触的金属，例 如，镍。

在正向操作中，在阴极触头118与漂移层114的裸露部分114A 之间的结J4在重掺杂区116与漂移层114之间的结J5之前导通。因 而，在低的正向电压下，器件展示出肖特基二极管行为。也就是，在 低的正向电压下，二极管100的操作受穿过肖特基结J4的多数载流 子的注入所控制。由于在正常操作条件下缺少多数载流子注入，因而 二极管100可以具有很快的开关能力，这一般是肖特基二极管的特 性。

重掺杂区116可以被设计为在比肖特基结J4的导通电压高的正 向电压下开始导通。因而，如果发生导致二极管100的正向电压增加 的电流浪涌，则p-n结J5将开始导通。一旦p-n结J5开始导通，二 极管100的操作就受穿过p-n结J5的少数载流子的注入及再结合所 控制。在这种情况下，会降低二极管的导通电阻，这会降低二极管 100在给定电流水平下所耗散的功率量。因而，p-n结J5在二极管 100的正向电压增大时的导通可以减少和/或防止在二极管100中的正 向电流失控。

但是，在反向偏压条件下，由在轻掺杂区130和漂移层114之间 的p-n结J3形成的耗尽区、以及p-n结J5的耗尽区，可以扩大以阻 挡通过器件100的反向电流，从而保护肖特基结J4并且限定器件 100内的反向泄漏电流。因而，在反向偏压下，二极管100可以基本 上如同PIN二极管一样工作。

与常规的JBS肖特基二极管不同，根据本发明的某些实施例的 二极管100的电压闭锁能力通过轻掺杂区130的厚度和掺杂来确定。 也就是，当足够大的反向电压被施加于二极管100时，在轻掺杂区 130内的耗尽区将穿通到与阳极触头118相关的耗尽区，从而允许大 的反向电流流过器件100。由于轻掺杂区130分布于二极管100的整 个有源区上，因而该反向击穿可以被均匀地分布并受到控制，使得它 不会破坏二极管100。也就是，器件100的击穿可以被定位于轻掺杂 区130的穿通，这可以产生均匀分布于二极管100的整个有源区110 上的击穿电流。结果，二极管100的击穿特性可以得到控制，并且在 不破坏和/或毁坏二极管100的情况下，有能力维持二极管100大的 反向电流。

在某些实施例中，可以选择轻掺杂区130的掺杂，使得穿通电压 稍微小于可以另外由二极管100的边缘终止支持的最大反向电压。

图4A是在根据本发明的某些实施例的器件（在轻掺杂区130中 具有变化的掺杂水平的器件，以及没有轻掺杂区130的常规的JBS 肖特基二极管器件）中的例如沿着图3的直线B-B的模拟垂直电场 分布的曲线图。对于常规的JBS肖特基二极管，图中示出了通过p+ 区16和漂移层14（图1）之一的垂直场分布。特别地，图4A示出 了包括具有2.5×10¹⁷cm^-3（曲线152）、5×10¹⁷cm^-3（曲线154）、 7.5×10¹⁷cm^-3（曲线156）、和1×10¹⁸cm^-3（曲线158）的掺杂浓度的 轻掺杂区130的四个器件的、以及一个常规的JBS肖特基二极管 （曲线160）的在击穿电压下的垂直场。

对于在轻掺杂区130内具有2.5×10¹⁷cm^-3的掺杂浓度的器件，在 轻掺杂区130内的耗尽区已经穿通到肖特基触头118，从而导致器件 内的电场的降低，如曲线152所示。对于在轻掺杂区130内具有 1×10¹⁸cm^-3的掺杂浓度的器件，器件的行为更像常规的JBS肖特基 二极管，因为耗尽区没有延伸远至轻掺杂区130之内。在剩余的器件 中，在轻掺杂区130内的耗尽区开始接近肖特基触头118下方的耗尽 区。当轻掺杂区130的耗尽区接触与肖特基触头118关联的耗尽区 时，开始发生穿通，这允许从漂移层114到肖特基触头118的反向电 流随反向电压快速地增加。

在图4B中更详细地示出了轻掺杂区130内的耗尽区的形状，图 4B是图4A的曲线154和160的重定比例的曲线图。可从图4B看 出，对于在轻掺杂区130内具有5×10¹⁷cm^-3的掺杂浓度的器件，与 在轻掺杂区130和漂移层114之间的p-n结关联的在轻掺杂区130内 的耗尽区延伸到轻掺杂区130之内至它与由肖特基触头118形成的耗 尽区接触的位置。

图5A是在轻掺杂区130内具有变化的掺杂水平的额定值为600 V的JBS肖特基器件的，以及没有轻掺杂区的器件的模拟反向电流 对反向偏压的曲线图。特别地，图5A示出了包括在轻掺杂区130内 具有2.5×10¹⁷cm^-3（曲线172）、5×10¹⁷cm^-3（曲线174）、7.5×10¹⁷cm^-3（曲线176）和1×10¹⁸cm^-3（曲线178）的掺杂浓度的轻掺杂区 130的四个器件的以及一个常规的JBS肖特基二极管（曲线180）的 反向电流。在轻掺杂区130内具有2.5×10¹⁷cm^-3的掺杂浓度的器件 （曲线172）展示出了过早的击穿，而曲线178和180实际上是一致 的，指出具有1×10¹⁸cm^-3的掺杂浓度的器件不会由于轻掺杂区130 的穿通而击穿。

图5B是曲线174和180的重定比例的曲线图。可从图5B中看 出，包括具有5×10¹⁷cm^-3的掺杂浓度的轻掺杂区130的肖特基二极 管能够展示出与标准的JBS肖特基二极管类似的击穿行为，即使具 有更均匀的反向电流泄漏分布。

图6是根据本发明的某些实施例的JBS二极管的闭锁电压对掺 杂浓度的图表。如图6所示，轻掺杂区130的低至5×10¹⁷cm^-3的掺 杂浓度会导致二极管具有所期望的闭锁电压。但是，随着掺杂浓度被 增大到大约7.5×10¹⁷cm^-3之上，闭锁电压基本上不增加。但是，如上 所述，对于在轻掺杂区130内具有较高掺杂浓度的器件，击穿机制可 以不是穿通。

本领域技术人员应当意识到，为在根据本发明来制造的器件内获 得期望穿通电压所需的掺杂浓度和尺寸可以由于例如制造技术的差异 而不同于以上所描述的浓度和/或尺寸。

在图7中示出了根据本发明的另一些实施例的二极管200。二极 管200包括基板112和漂移层114。重掺杂区116连同多个轻掺杂区 130一起被形成于漂移层114中。二极管200还包括阳极触头218， 该阳极触头218包括在重掺杂区116上形成欧姆接触的第一部分228 以及与漂移层114形成肖特基接触的第二部分238。如图7所示，第 二部分238可以被形成为覆盖着阳极触头218的第一部分228。第一 部分228可以包含例如铝、钛和/或镍，而第二部分238可以包含例 如铝、钛和/或镍。用于与碳化硅形成欧姆和/或肖特基接触的其他合 适的材料是本技术领域已知的，并且可以结合本发明的某些实施例来 使用。

图8示出了根据本发明的另一些实施例的二极管300。如图8所 示，二极管300可以包括被布置为漂移层114中的圆形岛330的多个 轻掺杂区330，与图2的器件100的条纹形区域相对。在某些实施例 中，轻掺杂区330可以具有一般为矩形的和/或不规则的形状。

在图9的流程图中示出了根据本发明的某些实施例的方法。如该 图所示，方法包括在半导体层114中形成轻掺杂区130（方框 410）。如上所述，轻掺杂区130具有与半导体层114的导电类型相 反的导电类型。

方法还包括在半导体层114中形成重掺杂区116（方框420）。 重掺杂区116具有与轻掺杂区130相同的导电类型，但是比轻掺杂区 130掺杂得更重。轻掺杂区130和重掺杂区可以经由离子注入来形 成。

第一金属层228被形成为重掺杂区116上的欧姆触头（方框 430），而第二金属层238被形成于半导体层114和轻掺杂区130上 （方框440）。第二金属层238可以与半导体层114的裸露部分 114A形成肖特基接触。第二金属层238还可以与轻掺杂区130形成 肖特基接触。

图10A和10B示出了在根据某些实施例的JBS二极管中的岛状 轻掺杂区（或岛）330周围的耗尽区的扩大。随着不断增大的反向电 压被施加于器件，耗尽区340开始形成于轻掺杂区330周围。基本 上，耗尽区推开漂移层114内的自由载流子以平衡所施加的反向电压 的电荷。当两个相邻的耗尽区340相遇时，它们合并在一起以形成自 由电荷载流子耗尽的区域。

通过将JBS区设计为具有重叠的耗尽区域，JBS区能够更有效 地夹断传导通路并且屏蔽漂移层114的表面114A免受不断增大电场 的影响。

由于耗尽区在轻掺杂区330周围沿所有方向延伸，因而能够通过 利用这种对称耗尽来减小掺杂区的尺寸。密集的点或岛阵列可以提供 相对于器件的有源区的尺寸的最小掺杂区。但是，如图10B所示， 离岛330最远的区域350是表面114A的最后耗尽的部分，并且因此 可以是最少屏蔽的。

根据某些实施例，提供了可以比圆形岛或六边形岛更均匀地耗尽 的、并因此可以更有效地屏蔽漂移区114的表面114A的中间配置的 岛。

特别地，根据某些实施例，二极管的JBS区可以包括被布置为 重叠的纵向区段的多个轻掺杂区430，如图11A和11B所示，该图 11A和11B示出了在JBS二极管内的纵向JBS区430周围的耗尽区 440的扩张。图12是包括多个重叠的纵向JBS区段430的JBS二极 管的顶视图。

参照图11A、11B和12，纵向JBS区段430被形成为在JBS二 极管400的漂移层114中的轻掺杂区。纵向JBS区段430包括相对 的纵向侧壁430A和相对的端壁430B。纵向侧壁430A比端壁430B 长，使得纵向JBS区段430具有大于1的纵横比，该纵横比被定义 为纵向侧壁430A的长度除以端壁430B的长度。在某些实施例中， 纵向JBS区段430的纵横比可以为大约2至100之间。

特别地，纵向侧壁430A可以具有大约1-100微米的长度，而端 壁430B可以具有大约0.1-10微米的长度。

纵向JBS区段430在纵向上可以被间隔开大约0.1-20微米的距 离L，并且在横向上可以被间隔开大约0.1-20微米的距离W。在某 些实施例中，纵向距离L可以等于横向距离W，使得从横向偏移的 JBS区段430扩展开的耗尽区可以在与来自纵向偏移JBS区段430 的耗尽区合并时的电压近似相同的反向电压下合并，如图11B所 示。

参照图12，在另一方面，轻掺杂区430包括沿纵向（例如，图 12所示的X方向）延伸的多个行432。每个行432都包括多个纵向 延伸的JBS区段430，并且在每个行中的纵向延伸的JBS区段432 都可以在与纵向垂直的横向（例如，图12所示的Y方向）上与在相 邻行中的纵向延伸区段至少部分地重叠，如图12中的直线434A所 示。

而且，如图12所示，在第一行432中的第一纵向延伸的JBS区 段430可以在横向上与在相邻行中的两个纵向延伸的JBS区段430 至少部分地重叠，如图12中的直线434a、434b所示。

因此，在半导体器件400的有源区110内的漂移层114的表面 114A上的任何点都可以至少接近于至少一个纵向延伸的JBS区段 430达在相邻行432中的横向相邻的纵向延伸的JBS区段430的重叠 部分之间的间距W的一半。而且，在半导体器件400的有源区110 中的漂移层114的表面114A上的任何点都可以至少接近于至少一个 纵向延伸的区段430达在行432中的纵向相邻的纵向延伸的JBS区 段430之间的间距的一半。由此，器件400在其整个有源区110上可 以具有更均匀的耗尽特性。

虽然在图12中没有示出，但是JBS二极管400可以包括如图8 所示的一个或多个重掺杂区116。

图13是JBS区的各种配置的归一化管芯面积对JBS区之间的间 距的曲线图，所述配置包括图2所示的直线（曲线502）、图8所示 的点或圆形岛（曲线504），以及图12所示的纵向区段（曲线 506）。图13指出为在纵向区段之间的具体间距所需的管芯面积大于 为圆形岛所需的管芯面积，但是小于为直线所需的管芯面积。因此， 将纵向区段用作JBS区能够减小为给定的闭锁能力所需的管芯面积 的大小，同时还提供了耗尽区的更均匀合并。

虽然本发明的实施例已经参考特定的操作序列进行了描述，但是 本领域技术人员应当意识到，在该序列之内的某些操作可以被重新排 序，同时仍然获益于本发明的教导。因此，本发明不应当被理解为限 定于本文所描述的具体操作序列。

在附图和本说明书中，已经公开了本发明的典型实施例，并且， 虽然采用了具体的术语，但是它们仅按照通用的和描述性的意思来使 用，而并非用于限定在后面的权利要求书中所阐明的本发明的范围。