连续输出全集成开关电容带隙基准电路

摘要

本发明涉及集成电路技术。本发明针对现有技术开关电容占用较大的芯片面积和需要外挂大电容来抑制基准电压在开关转换瞬间的过冲问题，公开了一种连续输出全集成开关电容带隙基准电路。本发明的技术方案是，连续输出全集成开关电容带隙基准电路，包括负温电压产生电路、正温电压产生电路、求和电路和输出缓冲电路。本发明通过电容自举方式减小基准电压温度补偿电容大小，从而减小电路占用的芯片面积；通过输出缓冲电路减小基准电压过冲，无需外接大电容，实现电路的全集成；采用双通道求和电路，实现基准电压的连续输出，并加速了基准电压的建立。本发明没有采用电阻，可与标准数字CMOS工艺兼容。

说明书

技术领域

本发明涉及集成电路技术，特别涉及一种连续输出全集成开关电容带隙基准电路。

背景技术

电压基准电路是所有电子系统中最重要的模块之一，高精度和高稳定性电压基准电路广 泛应用于数字电路和模拟电路中，比如数模转换电路、电压调整器、闪存以及其他通信设备 等电路。带隙基准电压（或称为带隙基准）电路就是其中应用最为广泛电压基准电路模块， 其特性直接关系到系统的整体性能。

传统的连续时间带隙基准受运放输入失调电压和1/f噪声影响较大，同时为降低功耗一般 会采用大电阻，造成芯片面积占用较大。基于开关电容的带隙基准电路可以解决运放的失调 电压问题，并且输出电压可以较低。正温电压和负温电压通过电容的电荷搬移求和，可使功 耗最小化，所以开关电容带隙基准电路为实现低压、低功耗、高精度电压基准提供了有效的 解决方案。但由于开关电容带隙基准电路采用电容比值对基准电压进行温度补偿，基准电压 需要该补偿电容通过多个周期向负载电容上搬移电荷才能建立，若补偿电容较小，基准建立 时间会较长，此外电容较小会使电容精度降低，所以该补偿电容不能太小（一般为0.1pf以上）， 导致开关电容带隙基准电路中电容会占用较大的芯片面积，而且连续输出应用时需要外挂大 电容来抑制基准电压在开关转换瞬间的过冲，增加了芯片的成本，同时基准电压建立时间变 得非常缓慢。

发明内容

本发明所要解决的技术问题，就是针对现有技术开关电容占用较大的芯片面积和需要外 挂大电容来抑制基准电压在开关转换瞬间的过冲问题，提供一种连续输出全集成开关电容带 隙基准电路。

本发明解决所述技术问题，采用的技术方案是，连续输出全集成开关电容带隙基准电路， 包括负温电压产生电路、正温电压产生电路、求和电路和输出缓冲电路；

所述负温电压产生电路由6个PMOS管：MP1、MP2、MP3、MP4、MP5、MP6，6个 NMOS管：MN1、MN2、MN3、MN4、MN5、MN6，1个电容：C0构成；具体连接关系为： MP1、MP2、MP3、MP4、MP5的源极接接电源电压，MP1、MP3、MP4的栅极、MP5的栅 极和漏极、MN5的漏极相接，MN1的漏极接MP2的栅极和C0的正极，MP2的漏极、MP4 的漏极、MN2的漏极和MN5、MN4的栅极相接，MP5的漏极、MN1管的栅极和漏极、MN2 的栅极以及MN3的栅极相接，MN1的源极接MN3的漏极，MN2的源极接MN6的栅极、源 极和漏极，MP6的衬底接地电位，MN5的源极接MN6的栅极和漏极，MN3的源极、MN6 的源极、MN4的源极和漏极接地电位；

所述正温电压产生电路由2个PMOS管：MP7、MP8，4个NMOS管：MN7、MN8、 MN9、MN10构成；具体连接关系为：MP7、MP8的源极接电源电压，MP7、MP8的栅极接 MP5的栅极，MP7的漏极与MN7的栅极和漏极以及MN8的栅极相接，MN7的源极接MN8 的漏极，MP8的漏极与MN9栅极和漏极以及MN10的栅极相接，MN9的源极接MN10的漏 极，MN8和MN10的的源极接地电位；

所述求和电路由12个NMOS管：MNS1、MNS2、MNS3、MNS4、MNS5、MNS6、MNS7、 MNS8、MNS9、MNS10、MNS11、MNS12，4个电容：C1、C2、C3、C4构成；具体连接关 系为：MNS1、MNS2、MNS6的栅极相连，MNS1的漏极和MNS5的漏极接MN8的漏极， MNS1的源极接C1的正极和MNS3的漏极，MNS2的漏极接MP6的栅极和漏极，MNS2的 源极接C2的正极和MNS4的漏极，MNS3、MNS4、MNS9、MNS10的源极相接，MNS5的 源极、MNS6的漏极、C1和C2的负极相接，MNS6的源极、MNS12的源极接地电位，MNS7、 MNS8、MNS12的栅极相连，MNS7的漏极和MNS11的漏极接MN10的漏极，MNS7的源 极接C3的正极和MNS9的漏极，MNS8的漏极接MP6的栅极和漏极，MNS8的源极接C4 正极和MNS10的漏极，MNS11源极、MNS12的漏极、C3和C4的负极相接；

所述输出缓冲电路由2个NMOS管：MNS13、MNS14，2个电容：CL1、CL2构成；具 体连接关系为：MNS13、MNS14的漏极和CL1的正极接MNS3、MNS4、MNS9、MNS10 的源极，MNS13、MNS14的源极和CL2的正极相接，CL1和CL2的负极接地电位。

所述负温电压产生电路产生的负温电压和正温电压产生电路产生的正温电压通过求和电 路按一定比例求和，产生基准电压。

所述求和电路采用双通道交替输出基准电压，实现连续输出并通过输出缓冲电路减小基 准电压的过冲，求和电路中还通过电容自举电路减小基准电压温度补偿电容的大小，以减小 芯片面积。

本发明的有益效果是：通过电容自举方式减小基准电压温度补偿电容大小，从而减小电 路占用的芯片面积；通过输出缓冲电路减小基准电压过冲，无需外接大电容，实现电路的全 集成；采用双通道求和电路，实现基准电压的连续输出，并加速了基准电压的建立。本发明 没有采用电阻，可与标准数字CMOS工艺兼容。

附图说明

图1是本发明电路结构框图；

图2是正温电压产生电路和负温电压产生电路结构示意图；

图3是求和电路及输出缓冲电路结构示意图；

图4是基准电压波形与时钟信号时序关系示意图；

图5时钟信号产生电路示意图；

图6是基准电压瞬态仿真波形；

图7是基准电压瞬态仿真波形局部放大图；

图8是基准电压的温度特性曲线。

图中，MP1～MP8为PMOS管；MN1～MN10、MNS1～MNS12为NMOS管；AND1、AND 2为与门；NOR1、NOR2为或非门；INV1～INV21为反相器；C0～C4、CL1、CL2为电容； CLK、CLK1～CLK4为时钟信号；VCC为电源电压；VSS为地电位；VCTAT为负温电压； VPTAT1、VPTAT2为正温电压；VREF1为求和电路输出的基准电压；VREF2为缓冲后输出 的基准电压。

具体实施方式

下面结合附图和具体的实施方式对本发明作进一步的阐述。

本发明连续输出全集成开关电容带隙基准电路结构框图如图1所示，包括负温电压产生 电路101、正温电压产生电路100、求和电路102（由两个求和通道构成：求和电路通道1和 求和电路通道2）、输出缓冲电路103。其中，负温电压产生电路101产生的负温电压和正温 电压产生电路100产生的正温电压通过求和电路102实现叠加、电压自举、温度补偿，两个 求和电路通道交替采样正温电压和负温电压、输出基准电压，实现基准电压的连续输出，同 时通过输出缓冲电路减小基准电压的过冲，最终得到连续输出过冲很小的基准电压。负温电 压产生电路101同时为正温电压电路100提供电流偏置，时钟信号CLK1、CLK2、CLK3、 CLK4为控制电路开关的的时钟信号，其中CLK1和CLK2为非交叠时钟信号，CLK3和CLK4 分别为CLK1和CLK2的窄脉冲信号。

如图2所示：

负温电压产生电路101由6个PMOS管：MP1、MP2、MP3、MP4、MP5、MP6，6个 NMOS管：MN1、MN2、MN3、MN4、MN5、MN6，1个电容：C0构成。具体连接关系为： MP1、MP2、MP3、MP4、MP5的源极接电源电压VCC（注：如不做特殊说明，默认PMOS 管的衬底接电源电压VCC，默认NMOS管的衬底接地电位VSS），MP1、MP3、MP4的栅极、 MP5的栅极和漏极、MN5的漏极相接，MN1的漏极接MP2的栅极和C0的正极，MP2的漏 极、MP4的漏极、MN2的漏极和MN5、MN4的栅极相接，MP5的漏极、MN1管的栅极和 漏极、MN2的栅极以及MN3的栅极相接，MN1的源极接MN3的漏极，MN2的源极接MN6 的栅极、源极和漏极，MP6的衬底接地电位VSS，MN5的源极接MN6的栅极和漏极，MN3 的源极、MN6的源极、MN4的源极和漏极接地电位VSS。

正温电压产生电路100由2个PMOS管：MP7、MP8，4个NMOS管：MN7、MN8、 MN9、MN10构成。具体连接关系为：MP7、MP8的源极接电源电压，两者的栅极接MP5 的栅极，MP7的漏极与MN7的栅极和漏极以及MN8的栅极相接，MN7的源极接MN8的漏 极，MP8的漏极与MN9栅极和漏极以及MN10的栅极相接，MN9的源极接MN10的漏极， MN8和MN10的的源极接地电位。

如图3所示：

求和电路102由12个NMOS管：MNS1、MNS2、MNS3、MNS4、MNS5、MNS6、MNS7、 MNS8、MNS9、MNS10、MNS11、MNS12，4个电容：C1、C2、C3、C4构成。具体连接关 系为：MNS1、MNS2、MNS6的栅极相连，MNS1的漏极和MNS5的漏极接MN8的漏极， MNS1的源极接C1的正极和MNS3的漏极，MNS2的漏极接负温电压产生电路的MP6的栅 极和漏极，源极接C2的正极和MNS4的漏极，MNS3、MNS4、MNS9、MNS10的源极相接， MNS5的源极、MNS6的漏极、电容C1和电容C2的负极相接，MNS6的源极、MNS12的源 极接地电位，MNS7、MNS8、MNS12的栅极相连，MNS7的漏极和MNS11的漏极接正温电 压产生电路的MN10的漏极，MNS7的源极接电容C3的正极和MNS9的漏极，MNS8的漏 极接所述负温电压产生电路的MP6的栅极和漏极，源极接C4正极和MNS10的漏极，MNS11 源极、MNS12的漏极、C3和C4的负极相接。

所述输出缓冲电路103由2个NMOS管：MNS13、MNS14，2个电容：CL1、CL2构成。 具体连接关系为：MNS13、MNS14的漏极和CL1的正极接MNS3、MNS4、MNS9、MNS10 的源极，MNS13、MNS14的源极和CL2的正极相接，CL1和CL2的负极接地电位。

负温电压产生电路工作原理

负温电压产生电路工作原理：MP1、MP2和C0构成启动电路，芯片上电时，电容C0 的正极电压为0，从而使得MP2导通，开始对MN4形成的MOS电容充电，MN5的栅极电 压慢慢上升，直到MN5导通，MP5相继导通。流过MN5和MP5的电流通过电流镜镜像给 MP1、MP3、MP4、MP6、MP8，使得整个电路的电流偏置建立起来。此时，MP1的电流对 电容C0充电，直至MP2截止，启动完成，启动电路关闭。MP6的栅源漏相接，衬底电位接 地，利用CMOS工艺中的寄生PN结电压作为负温电压；同时该模块还为正温电压产生电路 提供电流偏置，通过设置MN1和MN2宽长比相同、MP3和MP4宽长比相同，使得两条支 路电流相等，偏置电流由工作在线性区的MN3产生，通过求解可得MN3的电流如下式：

$I_{\mathrm{MN}3}=\frac{{\mu }_n{C}_{\mathrm{OX}}{\left(\frac{W}{L}\right)}_{\mathrm{MN}3}^2{V_{\mathrm{BE}\_\mathrm{MN}6}}^2}{2}{(\sqrt{{\left(\frac{L}{W}\right)}_{\mathrm{MN}1}+{\left(\frac{L}{W}\right)}_{\mathrm{MN}3}}-\sqrt{{\left(\frac{L}{W}\right)}_{\mathrm{MN}1}})}^2---\left(1\right)$

其中μ_n是电子迁移率，C_OX表示栅极氧化物单位面积电容，是宽长比，V_{BE_MN6}为MP6 形成的PN结电压。

正温电压产生电路工作原理

MP7、MP8与MP5形成电流镜，为正温电压产生电路提供偏置电流，MN7、MN8、MN9、 MN10均工作在亚阈值区。由亚阈值区电流公式可得：

$I_{\mathrm{MN}7}=I_0{\left(\frac{W}{L}\right)}_{\mathrm{MN}7}\exp \left(\frac{V_{\mathrm{GS}\_\mathrm{MN}7}-V_{\mathrm{TH}\_\mathrm{MN}7}}{\zeta V_T}\right)---\left(2\right)$

$I_{\mathrm{MN}8}=I_0{\left(\frac{W}{L}\right)}_{\mathrm{MN}8}\exp \left(\frac{V_{\mathrm{GS}\_\mathrm{MN}8}-V_{\mathrm{TH}\_\mathrm{MN}8}}{\zeta V_T}\right)---\left(3\right)$

其中V_{TH_MN8}=V_TH0，V_{SB_MN7}=V_PTAT1，其中，I₀是工艺决定的常数，ζ是亚阈值摆率因子，V_T=KT/q， K是波尔兹曼常数，q是单位电荷的电量，T是温度，V_TH0为无衬偏的阈值电压，γ为体阈值 参数，是工艺决定的常量，为强反型层表面势垒，α是工艺决定的常量。

因为I_MN7=I_MN8，可得：

V_PTAT1=V_{GS_MN8}-V_{GS_MN7}(5)

$V_{\mathrm{PTAT}1}=-\gamma (\sqrt{2\alpha {T+V}_{\mathrm{PTAT}1}}-\sqrt{2\mathrm{\alpha T}})+\zeta V_T\ln \left(\frac{{(W/L)}_{\mathrm{MN}7}}{{(W/L)}_{\mathrm{MN}8}}\right)---\left(6\right)$

如果不考虑衬偏效应：$V_{\mathrm{PTAT}1}=\zeta V_T\ln \left(\frac{{(W/L)}_{\mathrm{MN}7}}{{(W/L)}_{\mathrm{MN}8}}\right)=\mathrm{\beta T}---\left(7\right)$

其中是一个与温度无关的量。

考虑衬偏效应时，我们将V_PTAT1近似表示为下式：

$V_{\mathrm{PTAT}1}=-\gamma (\sqrt{2\mathrm{\alpha T}+V_{\mathrm{PTAT}1}}-\sqrt{2\mathrm{\alpha T}})+\mathrm{\beta T}---\left(8\right)$

上式提供了一个较为精确的正温电压V_PTAT1，式中α、β、γ均为正数。假设：

$V_{B1}=-\gamma (\sqrt{2\alpha +\beta }-\sqrt{2\alpha })\sqrt{T}---\left(9\right)$

则:

$\frac{{\partial V}_{B1}}{\partial T}=-\gamma (\sqrt{2\alpha +\beta }-\sqrt{2\alpha })\frac{1}{2\sqrt{T}}<0---\left(10\right)$

$\frac{{\partial }^2{V}_{B1}}{{\partial }^{2}T}=\gamma (\sqrt{2\alpha +\beta }-\sqrt{2\alpha })\frac{T^{-\frac{3}{2}}}{4}>0---\left(11\right)$

上式说明VB1为负温系数，说明其温度系数的变化，即其负温系数随 温度升高而减小，在低温下的负温系数较大，这种负温电压引入的误差对弥补V_{BE_MN6}低温下减 小的负温系数是有益的。

MP7、MN7、MN8支路与MP8、MN9、MN10支路完全相同，所以VPTAT1=VPTAT2。

求和电路的工作原理

求和电路采用双通道交替采样输出方式，两个求和电路通道结构完全相同，仅控制的时 钟信号相反，两通道交替输出基准电压，即当一个求和电路通道的电容在采样正温电压和负 温电压时，另一求和通道的采样电容进行电荷平衡，输出基准电压，从而实现基准电压的连 续输出，同时采用这种双通道采样求和的形式还可以大大降低基准电压的建立时间。

不失一般性，下面以求和电路通道1为例，描述该电路的工作过程：假设CL1和CL2 上的基准电压已经建立。如图4，当时钟信号CLK1为高，CLK2为低时，MOS开关MNS1、 MNS2、MNS6开启，MNS3、MNS4、MNS5关闭，电容C1和C2分别采样正温电压VPTAT1 （约120mV）和负温电压V_{BE_MP6}（约600mV）；当CLK1为低，CLK2为高时，MOS开关 MNS1、MNS2、MNS6关闭，MN3、MNS4、MNS5开启，电容C1和C2下端电位变为VPTAT1， C1、C2和CL1电荷重新分布，CLK2为高瞬间，由于VREF1（约323mV）小于C2上采样 的负温电压，VREF1会出现较大的电压过冲，等过冲电压恢复到较小时，CLK4变为高，CL2 接入参与C1、C2和CL1电荷重新分布（详细过程将在下述输出缓冲电路的工作原理中描述）， 根据电荷守恒原理：

V_PTAT1C₁+V_{BE_MP6}C₂+V_REF1C_L1+V_REF2C_L2=(V_REF1-V_PTAT1)C₁+(V_REF1-V_{BE_MP6})C₂+V_REF1C_L1+V_REF2C_L2    (12)

其中V_REF1和V_REF2为输出基准电压达到稳定时的电压，V_REF1=V_REF2，则由上式得：

$V_{\mathrm{REF}1}=V_{\mathrm{REF}2}=\frac{{2C}_1+C_2}{C_1+C_2}{V}_{\mathrm{PTAT}1}+\frac{C_2}{C_1+C_2}{V}_{\mathrm{BE}\_\mathrm{MP}6}$(13)

$=-\frac{{2C}_1+C_2}{C_1+C_2}\gamma (\sqrt{2\alpha +\beta }-\sqrt{2\alpha })\sqrt{T}+\frac{{2C}_1+C_2}{C_1+C_2}\mathrm{\beta T}+\frac{C_2}{C_1+C_2}{V}_{\mathrm{BE}\_\mathrm{MP}6}$

其中可通过调节或者电容C1和C2的值，使得式（13） 第二项温度T的系数和V_{BE_MP6}中温度T的一次项系数抵消，从而实现对基准电压的一阶温度 补偿，但输出基准电压的仿真波形如图7所示，低温下曲线出现上翘，这是因为正温电压产 生电路中由衬偏效应引入的负温电压（式（13）中第一项）在低温下负温系数增大，而导致 的误差。我们通过将电容C1和C2在求和时下端接V_PTAT1，实现电压自举（使得基准电压公式 中出现2C1），能大大降低电容C1的面积，C1降低而式（13）中第二项和第三项系数的分子 保持不变，则第二项和第三项电压值升高，使得基准电压也会相应的增加，降低了输出电压 随温度的相对变化量。基准输出电压稳定时约323mV，正温电压VPTAT1约为120mV，开关 切换至采样瞬间，采样电容C1上的电压V_REF1-V_PTAT1>V_PTAT1，电容C1会通过正温电压产生电路 中的M8进行缓慢放电，最终下降为VPTAT1达到稳定，由于M8电路的偏置电流较小，这 个过程会比较缓慢，如果VPTAT1此时还为求和通道2提供电压自举参考电压，C1上电压缓 慢的稳定过程将会反映到基准电压上，使基准输出电压也会出现一个缓慢的稳定过程，为了 避免在电压自举时两通道间出现这种相互影响，本电路的正温电压产生电路采用两条完全相 同的支路，来产生两个完全相同的正温电压VPTAT1和VPTAT2，分别为两条求和电路通道 提供正温电压。

输出缓冲电路工作原理（以求和电路通道1为例）

参照图4所示波形，CLK1升高瞬间，求和通道1由采样正、负温电压切换到求和模式， 此时输出基准电压VREF1和VREF2约323mV，负温电压采样电容C2上的负温电压约 600mV，正温电压采样电容C1上的正温电压约120mV，电容C2会通过开关管MNS4和MNS3 分别向CL1和C1上转移电荷，造成VREF1出现较大上冲电压（约4mV，其中CL1和CL2 均采用5pf片上电容），直到VREF1的电压和C1上端电压相等，此时C1上端电压依然较低， 然后C2和CL1同时通过MNS3向C1转移电荷，VREF1开始下降，上述整个过程经过约t2 时间后，VREF1的上冲基本恢复，CLK3升高打开MNS13，CL2接入进来，C1、C2、CL1、 CL2之间发生电荷平衡，直到达到稳定的基准输出电压（约323mV），VREF2输出上冲电压 很小的基准电压（开关关断瞬间，基准电压VREF1和VREF2会由于MOS开关的沟道电荷 注入和时钟馈通效应有微小下跳，约20uV，由于下跳较小，在此不予考虑）。传统方式会用 较大（微法级）的电容，来抑制过冲电压，但这么大的电容只能通过外接电容来实现，使得 芯片必须增加一个引脚，外接器件也增加了芯片应用的成本。本电路提出的输出缓冲电路采 用两级较小负载电容（5pf片上电容），输出电压的过冲仅约30uV，实现了连续输出开关电容 基准电路的全集成。

本发明所需的时钟信号CLK1～CLK4，可由外部输入的时钟信号CLK通过图5所述的数 字电路产生，其中INV2～INV3和INV4～INV5相同，决定了CLK1和CLK2之间的死区时间 t1；INV6～INV9和INV14～INV17分别决定了CLK3上升沿相对CLK1上升沿的延迟时间t2 和CLK4的上升沿相对CLK2上升沿的延迟时间t2。

由于CMOS工艺的不稳定性，阈值电压等参数及其温度特性随工艺角有所偏差，造成输 出基准电压及其温度特性偏离预设值，在各工艺角下能够通过修调电容C1和C3保证输出基 准电压的温度特性，TT工艺角下输出基准电压VREF2的温度系数的仿真结果为15.4ppm/℃， 在SS和FF工艺角下仿真得到VREF2的温度系数分别为14.8ppm/℃和22ppm/℃。

本专利提出的连续输出全集成开关电容带隙基准电路，基于0.35um工艺，采用hspice 仿真，CL1和CL2均为5pf片上电容，tt工艺角下仿真结果为：温度扫描范围从-20℃至80℃， 输出基准电压VREF2的温度系数15.4ppm/℃，基准电压约323mV；基准电压建立后，VREF1 的上冲电压为4mV，VREF2的上冲电压为0.03mV，如图6所示为输出基准电压VREF1和 VREF2的瞬态波形，图7为输出基准波形的局部放大图形，图8为输出基准电压VREF2的 温度特性曲线。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原 理，本发明的保护范围并不局限于这样的特别陈述和实施方式。本领域的普通技术人员可以 根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种变形和组合，这些变 形和组合仍然在本发明的保护范围内。