分层式位线架构的存储器阵列

摘要

本发明公开了一种存储器阵列，包含有多条字线沿着第一方向延伸；多个存储单元耦合至一第一子位线，所述第一子位线沿着第二方向延伸，且所述第二方向垂直于所述第一方向；一第一选择区域位于所述第一子位线中，而将所述多个存储单元区隔成两个子群组，其中所述第一选择区域包含有至少一选择晶体管耦合至所述第一子位线；以及一主位线沿着所述第二方向延伸并耦合至所述选择晶体管。

说明书

技术领域

本发明涉及半导体技术领域，特别是涉及一种分层式位线(hierarchical bit  line)架构的存储器阵列。

背景技术

分层式位线架构在高速操作应用已属周知，例如，美国专利第6,456,521 号披露了一种分层式位线架构的DRAM存储系统，其DRAM阵列包含主位 线及区域位线，并使每一主位线耦合至两条区域位线。

另外，美国专利第6,084,816号披露了一种存储单元阵列，其被区分成奇 数个子数组，且其字线包含有一字线上部，具有低电阻率，所述字线上部与 一字线下部平行并联，形成存储单元晶体管的栅极。

发明内容

根据本发明的一实施例，本发明提供一种存储器阵列，包含有多条字线， 沿着第一方向延伸；多个存储单元，耦合至一第一子位线，所述第一子位线 沿着一第二方向延伸，且所述第二方向垂直于所述第一方向；一第一选择区 域，位于所述第一子位线之中，而将所述多个存储单元区隔成两个子群组， 其中所述第一选择区域包含有至少一选择晶体管，耦合至所述第一子位线； 以及一主位线，沿着所述第二方向延伸并耦合至所述选择晶体管。

根据本发明的另一实施例，本发明提供一种存储器阵列，包含有多条字 线，沿着第一方向延伸；多个存储单元，耦合至一子位线，所述子位线沿着 一第二方向延伸，且所述第二方向垂直于所述第一方向；一第一选择区域， 位于所述子位线的一端并耦合至所述子位线；一第二选择区域，位于所述子 位线的另一端并耦合至所述子位线；以及一主位线，沿着所述第二方向延伸， 并经由所述第一选择区域与所述第二选择区域耦合至所述子位线。

根据本发明的又一实施例，本发明提供一种存储器阵列，包含有多条字 线，沿着第一方向延伸；多个存储单元，耦合至一第一子位线，所述第一子 位线沿着一第二方向延伸，且所述第二方向垂直于所述第一方向；一第二子 位线，与所述第一子位线错开并列；一第一选择区域，位于所述第一子位线 的一端并耦合至所述第一子位线；一第二选择区域，位于所述第二子位线的 一端并耦合至所述第二子位线；一第一主位线，沿着所述第二方向延伸，并 经由所述第一选择区域耦合至所述第一子位线；以及一第二主位线，沿着所 述第二方向延伸，并经由所述第二选择区域耦合至所述第二子位线。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施 方式，并配合所附图式，作详细说明如下。然而如下的优选实施方式与图式 仅供参考与说明之用，并非用来限制本发明。

附图说明

图1为依据本发明实施例所绘示的存储装置中的存储器阵列的部分布局 图。

图2A及图2B分别为图1中的存储器阵列沿着截线I-I’及II-II’所绘示 的横断面示意图。

图3A至图3C例示出不同的主位线MBL、子位线SBL及选择区域的布 局示意图。

图4例示出另一种子位线SBL区段与选择区域的布局。

图5例示出又一种子位线SBL区段与选择区域的布局。

图6为依据本发明另一实施例所绘示的存储器阵列的横断面结构示意 图。

其中，附图标记说明如下：

10     存储器阵列       101      硅柱体

20     选择区域         150      绝缘结构

40a    垂直沟道晶体管   160      绝缘结构

40b    垂直沟道晶体管    210    子位线

50     接触件            310    主位线

60a    假电容结构        402    侧壁栅极

60b    电容结构          404    源极区域

100    半导体基底        406    漏极区域

100a   主表面            660    选择接触件

具体实施方式

在下文中，将参照附图说明本发明实施细节，该些附图中的内容构成了 本说明书的一部份，并以可实行所述实施例的特例描述方式绘示。下文实施 例已揭露足够的细节使得所述领域的一般技术人员得以具以实施。当然，本 发明中亦可实行其它的实施例，或是在不悖离文中所述实施例的前提下作出 任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视 为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。

对于晶体管与集成电路的制造而言，如在一平面工艺的场合中，「主表面」 一词是指那些内部或近处制有多个晶体管的半导体层的表面。如文中所使用 的，「垂直」一词意指与所述主表面大体上呈直角。一般来说，所述主表面沿 着所制作出的场效应晶体管上的单晶硅层的一<100>平面延伸。

图1为依据本发明实施例所绘示的存储装置中的存储器阵列10的部分布 局图。如图1所示，存储器阵列10包含有多条字线，例如WLL1、WLS1、 WLS2、WLR1、WLR2、WLR3及WLR4，均沿着第一方向或参考坐标y轴 平行延伸。为求简化，图中仅显示出存储器阵列10的部分字线。根据本发明 的实施例，该些字线会被一选择区域20区隔成两个分开的子群组，其中，于 选择区域20内设有至少一选择晶体管。需注意的是，虽然图中例示左、右两 行选择晶体管STL及STR，在其它实施例中亦可能采用单行选择晶体管，或 者采用两行以上的选择晶体管。图中，字线WLR1、WLR2、WLR3、WLR4 会位于选择晶体管STR的右侧，自成一子群组，而字线WLL1(其它未绘示)会 位在选择晶体管STL的左侧，另成一子群组。字线WLS1、WLS2则分别负 责控制选择晶体管STL及STR。

存储器阵列10另包含有多个存储单元MC，例如MCL11、MCR11、 MCR12、MCR13及MCR14等，以及多个子位线SBL(子位线SBL又可称为 「子数字线(sub-digit line)」或「分段数字线(segmented digit line)」)，其位置 以虚线210表示。根据本发明的实施例，各个存储单元的尺寸约为4F2大小。 其中，子位线，例如SBL1～SBL7，均沿着第二方向或参考坐标x轴平行延 伸。各个存储单元均包含一电容，经由一晶体管耦合到相对应的子位线SBL。 此外，同一行存储单元的晶体管可以被相对应的字线WL启动。同样的，在 同一列上的存储单元可以被选择区域20区隔成两个子群组。图中，举例来说， 存储单元MCR11、MCR12、MCR13、MCR14会位于选择区域20的右侧， 自成一子群组，而存储单元MCL11(其它未绘示)会位于选择区域20的左侧， 另成一子群组。根据本发明的实施例，各子群组中的存储单元数量可介于50 至150之间。此外，各子位线，例如SBL1～SBL7，会经由选择区域20耦合 至相对应的主位线MBL(或称主数字线)，更明确的说，各子位线会经由选择 晶体管STL及STR耦合至相对应的主位线MBL。图中，举例来说，子位线 SBL1耦合至主位线MBL1、子位线SBL2耦合至主位线MBL2，以此类推。 根据本发明的实施例，各子位线在选择区域20内为连续、不断开的。

仍参阅图1，各主位线MBL的走向会与子位线SBL平行，且均沿着第 二方向或参考坐标x轴，但各主位线MBL均有一向下凹的再现图案特征。这 些连续的主位线MBL，其大致位于两条相邻的子位线之间，均具有再现的下 凹部。图中，举例来说，各主位线MBL在进入选择区域20时向下弯折约45 度(相对于参考坐标x轴)，使各主位线MBL可以与选择晶体管STL及STR 交会。根据本发明的实施例，选择晶体管STL及STR可以是制作于半导体基 底主表面下的垂直沟道晶体管，其中各选择晶体管包含有一漏极区域，电耦 合至相对应的主位线，以及一源极区域，电耦合至相对应的子位线，在漏极 区域与源极区域之间则是一垂直沟道。根据本发明的实施例，主位线会设置 在前述半导体基底的主表面之上，而子位线则是设置或埋置在前述半导体基 底的主表面之下。

请同时参阅图2A及图2B，其分别为图1中的存储器阵列沿着截线I-I’ 及II-II’所绘示的横断面示意图。图2A及图2B中均显示出半导体基底100， 其具有一主表面100a(以虚线表示)。在半导体基底100的主表面100a之下， 形成有多个垂直沟道晶体管40a及40b。根据本发明的实施例，垂直沟道晶体 管40a及40b会形成在各个硅柱体101中，并以绝缘结构150及160彼此绝 缘。其中，垂直沟道晶体管40a会设置在选择区域20内，并作为选择晶体管， 如前所述。垂直沟道晶体管40b则设置于选择区域20之外，作为各存储单元 的有源开关器件。垂直沟道晶体管40a及40b有着完全相同的结构，包含有 侧壁栅极402(经由图1中的各字线串接)、一源极区域404，设在各硅柱体101 的下部，以及一漏极区域406，设在各硅柱体101的上部。承上，垂直沟道 晶体管40a的漏极区域406会电耦合至主位线310，而其源极区域404会电耦 合至子位线210。在各个垂直沟道晶体管40b的正上方设置有一电容结构60b， 且经由接触件50电耦合至各个垂直沟道晶体管40b的漏极区域406。此外， 在垂直沟道晶体管40a的正上方亦可以设置一假电容结构60a。

图3A至图3C例示出不同的主位线MBL、子位线SBL及选择区域20 的布局示意图，其中，为求精简，图中仅绘示出四个子位线SBL区段并省略 字线。另外，熟习该项技艺的技术人员应能理解主位线MBL均可以耦合至相 对应的感测放大器(SA)电路，其细节不另赘述。在图3A中，选择区域20设 置在各个子位线SBL的约略中央处。如前所述，在选择区域20中至少有一 选择晶体管，且在选择区域20两侧可以各有50至150个存储单元耦合至子 位线SBL。选择区域20中的选择晶体管的详细构造已描述在图2A及图2B 中。在图3B中，在各个子位线SBL区段的两端均耦合一选择区域20。在图 3C中，各个子位线SBL区段耦合三个选择区域20，分别在两端及中间处。 借由提供这样的对称选择区域的组态，位线阻值可以被明显降低，而各个子 位线SBL的线端信号裕度可以明显改善。

图4例示出另一种子位线SBL区段与选择区域20的布局。同样，为求 精简，主位线、在各子位线SBL区段上的存储单元，以及耦合至该些存储单 元的字线都被省略。如图4所示，子位线SBL区段会以交错方式在相邻不同 列之间略微错开排列，且交替间隔的耦合至相对应的选择区域20，其中选择 区域20会位于子位线SBL区段两端。这种交错式的子位线SBL组态可以减 轻发生在相邻子位线SBL区段之间的电耦效应。

图5例示出又另一种子位线SBL区段与选择区域20的布局。同样，为 求精简，主位线、在各子位线SBL区段上的存储单元，以及耦合至该些存储 单元的字线都被省略。如图5所示，子位线SBL区段也是以交错方式在相邻 不同列之间错开排列，只是选择区域20仅设置在各个子位线SBL区段的中 间点位置上。

图6为依据本发明另一实施例所绘示的存储器阵列的横断面结构示意 图，其中仍沿用相同标号来表示相似的区域或器件。如图6所示，主位线310 位于电容结构60的上方，并借由至少一介电层610与电容结构60绝缘。主 位线310会借由选择接触件660电连接至垂直沟道晶体管40a。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本 领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和 原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护 范围之内。