卫星副载波调制信号的解调装置

摘要

本发明公开了一种卫星副载波调制信号的解调装置，包括:一个时钟产生电路产生l2MHz基准信号，一个CPLD可编程芯片，实现卫星副载波ASK调制信号的解调功能;以每1ms为时间间隔对输入信号进行采样，在12MHz的采样频率下，通过1ms内计数模块对每个1ms宽的信号分别进行4个周期的计数。对4次的计数值进行比较，取最多的计数值与预先设置好的各个频率的计数值进行比较，检测出对应的频率，在对应端口输出一个高电平信号。由此，对ASK调制信号进行了数字解调。本发明解决了成本高、产品稳定性和可靠性差等问题，具有所需器件少、无需软件、实现简单等有益效果。

说明书

技术领域

本发明涉及卫星通信设备技术领域，具体是一种卫星副载波调制信号的解调装置。

背景技术

目前，国内的卫星测控体制多采用统一载波测控体制，即采用多个副载波调制的频分 统一系统。由于统一载波测控系统靠点频区分，每个卫星有多组点频。若对多星同时测控， 需要多套相似的设备同时工作，设备重复浪费严重;同时不可避免地存在各点频之间的互 相干扰，解决起来非常困难。

由于卫星对点频的需求量大，在一定带宽内，所分配的点频间隔势必很小，传统一般 采用机械滤波器对多个点频分别进行滤波;而机械滤波器制造工艺复杂，生产周期较长。 而且采用人工生产，成本高，产品的稳定性和可靠性均不能满足目前航天技术发展的新形 势。

目前没有发现同本发明类似技术的说明或报道，也尚未收集到国内外类似的资料。

发明内容

本发明为了解决现有技术的设备重复浪费严重、各点频之间互相干扰，以及由于采用 人工生产的机械滤波器而带来的成本高、产品稳定性和可靠性差等问题，提供了一种卫星 副载波调制信号的解调装置。

本发明是通过以下技术方案实现的。

一种卫星副载波调制信号的解调装置，包括时钟产生电路以及CPLD可编程芯片，其 中:

-时钟产生电路，用于产生12MHz时钟信号作为基准信号;

-CPLD可编程芯片，实现卫星副载波ASK调制信号的解调功能;

所述CPLD可编程芯片，包括:

-12分频模块，用于接收所述时钟产生电路产生的12MHz的时钟信号，对12MHz 的时钟信号进行12分频，得到1MHz的时钟信号，作为后续1ms计时电路模块的基准信 号;

-延时1ms模块，用于补偿5ms信号中的第一个1ms检测时间对信号宽度的占用， 使最终输出的高电平信号与实际输入的时间宽度相符;

-连续信号检测模块，用于对输入的ASK调制信号的连续性进行检测，同时控制起 始3个脉冲检测模块工作或关闭;

-起始3个脉冲检测模块，受连续信号检测模块的控制，在连续脉冲输入时，起始3 个脉冲检测模块检测到3个脉冲，使整个电路的起始控制信号START信号有效，从而启 动后续电路开始工作;

-控制信号模块，用于在lMHz时钟的作用下，完成1ms时长的计时，在START信 号控制下开启计数器，1ms时产生一个PUTOUT CLK信号送至输出控制模块，在 PUTOUT_CLK信号控制下，对前1ms检测到的频率进行判断;

-1ms内计数模块，用于在1ms内对输入的ASK调制信号的四个周期进行计数，并 在计数结束后将该4个计数值送至输出控制模块，由输出控制模块将最大计数值与各个频 率的预置计数值进行比较，当最大计数值落在某个频率的范围内时，就输出该频率的信号;

-四个周期计时模块，用于将每个1ms的ASK调制信号的前四个周期进行计时，当 时间达到要求时，将CLK_IN信号送至输出控制模块;

-输出控制模块，用于对控制信号模块和四个周期计时模块输入的各路控制信号以及 1ms内计数模块输入的计数值实施比较和判断，通过1ms内计数模块输入的计数值区分 六个不同频率，当一个频率有效时，在该频率的频率输出口f1~f6上选择对应的输出口 输出一个高电平信号，并在延时1ms模块的控制下，最后补偿1ms输出，解调出5ms宽 的各个信号。

优选地，所述CPLD可编程芯片采用CPLD可编程器件，并采用基于Verilog HDL硬件 描述语言。

优选地，所述12分频模块以每个周期的上升沿为基准进行计数，当计数值达到6次 时，将输出信号反相，由此得到12分频的基准脉冲。

优选地，所述连续信号检测模块对输入的ASK调制信号的连续性进行检测基于以下 条件:对于输入信号的频率为已知，并已设置各个频率相应的计数值范围。

优选地，所述连续信号检测模块对输入的ASK调制信号的周期进行检测，并与各对 应频率中的最大一个时间间隔进行比较;如果采样得到的周期大于给定的最大的时间间 隔，则表明输入信号不是需要检测的信号，从而产生DEC_OUT信号，该DEC_OUT信 号用于控制起始3个脉冲检测模块的工作启动。

优选地，所述连续信号检测模块对起始3个脉冲检测模块的控制条件为:

-当输入的ASK调制信号为连续输入时，启动起始3个脉冲检测模块;

-当检测到连续输入的ASK调制信号结束时，关闭起始3个脉冲检测模块。

本发明提供的卫星副载波调制信号的解调装置，采用一种简单、实用的卫星ASK调 制信号的解调方法，该方法基于可编程芯片设计，外部只需配置一些简单的输入电路和外 部时钟电路，能够以毫秒的精度解调出外部送来的ASK调制信号。

本发明由于基于可编程芯片设计，采用数字解调，因此，解决了采用机械滤波器进行 滤波，设备复杂的问题。本发明还具有对设计人员要求较低、开发设备简单、可集成到其 它设备、印制板的特点，是一种简单、通用、高精度的ASK调制信号的解调装置。对其 它调制方式都具有一定的通用性和借鉴作用。取得了所需器件少、无需软件、成本低、实 现简单等有益效果。

本发明可应用于其它各种采用ASK调制的系统和设备。

附图说明

图1为本发明功能模块框图;

图2为本发明的12分频模块结构图;

图3为本发明的延时1ms模块结构图;

图4为本发明的连续信号检测模块结构图;

图5为本发明的起始3个脉冲检测模块结构图;

图6为本发明的控制信号模块结构图;

图7为本发明的1ms内计数模块结构图;

图8为本发明的四个周期计时模块结构图;

图9为本发明的输出控制模块结构图。

具体实施方式

下面对本发明的实施例作详细说明:本实施例在以本发明技术方案为前提下进行实 施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

如图1所示，本实施例提出了一种卫星副载波调制信号的解调装置，包括时钟产生电 路以及CPLD可编程芯片，其中:

-时钟产生电路，用于产生12MHz时钟信号作为基准信号;

-CPLD可编程芯片，实现卫星副载波ASK调制信号的解调功能。

在本实施例中，CPLD可编程芯片采用CPLD可编程器件，并采用基于Verilog HDL硬 件描述语言。

进一步地，上述CPLD可编程芯片包括:

如图2所示，12分频模块，接收时钟产生电路产生的12MHz的时钟信号，实现将 l2MHz的时钟信号进行12分频，得到1MHz的时钟信号，作为后续1ms计时电路模块 的基准信号;其具体过程为:以每个周期的上升沿为基准进行计数，计数值达到6次时将 输出信号反相，由此得到12分频的基准脉冲。12分频模块的Verilog HDL描述语言，具 体如下:

如图3所示，延时1ms模块，用于补偿5ms信号中的第一个1ms检测时间对信号宽 度的占用，使最终输出的高电平信号与实际输入的时间宽度相符，但从总体上看延时1ms。 这个延时在本实施例中不会产生任何影响。延时1ms模块的Verilog HDL描述语言，具体 如下:

如图4所示，连续信号检测模块，用以实现对输入的ASK调制信号的连续性进行检 测。主要基于以下条件:对于输入信号的频率为已知，并已计算出各个频率相应的计数值。 连续信号检测模块对输入的ASK调制信号的周期进行检测，并与各对应频率中的最大一 个时间间隔进行比较。如果采样到的周期大于给定的最大的时间间隔，则表明输入信号不 是需要检测的信号，从而产生DEC_OUT信号，这个信号用于控制起始3个脉冲检测模 块是否工作。只有在信号连续输入的情况下，才启动起始3个脉冲检测模块;在检测到连 续信号结束时，关闭起始3个脉冲检测模块。连续信号检测模块的Verilog HDL描述语言， 具体如下:

如图5所示，起始3个脉冲检测模块，受连续信号检测模块的控制，在待测信号输入 时，若本模块检测到3个脉冲，则使START信号有效，START信号是整个电路的起始控 制信号。只有在START信号有效的情况下，才启动后续电路开始工作。起始3个脉冲检 测模块的Verilog HDL描述语言，具体如下:

如图6所示，控制信号模块，在1MHz时钟的作用下，完成1ms时长的计时，在START 信号控制下开启计数器，1ms时产生一个PUTOUT_CLK信号送输出控制模块，在该信号 控制下对前1ms检测到的频率进行判断。控制信号模块的Verilog HDL描述语言，具体 如下:

如图7所示，1ms内计数模块，该模块在1ms内对输入ASK调制信号的周期进行计 数，共计4个周期，并在计数结束后输出一个CLK_OUT信号给四个周期计时模块，由 四个周期计时模块产生一个CLK_IN信号给输出控制模块，输出控制模块收到CLK_IN 信号后从1ms内计数模块取4组计数值。1ms内计数模块的Verilog HDL描述语言，具体 如下:

如图8所示，四个周期计时模块，由1ms内计数模块进行4个周期ASK调制信号的 计数完成后，输出一个CLK_OUT信号给四个周期计时模块，由四个周期计时模块产生 一个CLK_IN信号给输出控制模块，输出控制模块收到CLK_IN信号后从1ms内计数模 块取4组计数值。四个周期计时模块的Verilog HDL描述语言，具体如下:

如图9所示，输出控制模块，输出控制信号模块接收前端送过来的各路控制信号和计 数值，在本模块内实施计数值的比较和判断，通过计数值区分六个不同频率，在该频率有 效时在频率输出口f1~f6上选择对应的输出口输出一个高电平信号。并在延时1ms控制 模块的控制下，在最后补偿1ms输出。从而成功解调出5ms宽的各个信号。输出控制模 块的Verilog HDL描述语言，具体如下:

从而，本实施例利用一个时钟产生电路和一个CPLD可编程芯片，上述时钟产生电路 产生12MHz时钟信号作为基准信号，对ASK调制信号进行是否连续输入的检测，并检 测出信号的起始时刻，由于输入ASK调制信号本身具有5ms宽度一个点频的特点，利用 这个特点，以每1ms为时间间隔对输入的ASK调制信号分5次进行采样，在12MHz的 采样频率下，通过1ms内计数模块对每个1ms宽的信号分别进行4次计数。对4次的计 数值进行比较，取最大的计数值与预先设置好的各个频率的计数值进行比较，检测出对应 的频率，在对应端口输出一个高电平信号。但由于第一个1ms检测时间的延迟，使输出 信号缩短为4ms，因此还有一个延时1ms模块在4ms输出结束时增加1ms的输出。最后 相应端口输出5ms宽度的高电平信号，实现了卫星副载波ASK调制信号的解调功能。

显然，本领域的技术人员可以对本发明的卫星副载波调制信号的解调装置进行各种改 动和变形而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变形属于本发明 权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变形在内。