具有类似RAM和ROM单元的半导体存储器

摘要

本发明涉及具有类似RAM和ROM单元的半导体存储器。一种半导体存储器，包括：易失性存储器单元的阵列，其中易失性存储器单元中的一个具有连接在第一存储器单元电路中的晶体管；以及具有连接在第二存储器单元电路中的晶体管的至少一个非易失性存储器单元，其中第一存储器单元电路中的晶体管比第二存储器单元电路中的晶体管至少多一个。

说明书

技术领域

本申请涉及存储器电路。更具体地，本申请涉及具有易失性和非 易失性单元的阵列的半导体存储器。

背景技术

许多计算机系统都包括易失性和非易失性存储器装置。易失性存 储器通常用于存储系统可能需要快速交换的数据，诸如由计算机程序 使用的数据。易失性存储器当断开电源时丢失其数据。易失性存储器 的示例包括静态随机存取存储器（SRAM）以及动态随机存取存储器 （DRAM）。

非易失性存储器通常用于存储需要保存长时间段或需要一定安全 度的数据。这样的数据的示例是BIOS、程序代码以及系统软件。非易 失性存储器装置包括只读存储器（ROM）、EPROM、EEPROM、闪存、 磁存储介质、压缩磁盘、激光盘以及光盘。

已经开发了包括易失性存储器电路和非易失性存储器电路两者的 一些存储器单元。例如，US4,510,584、US4,538,246、US4,638,465 和US5,353,248公开了一些存储器单元，这些存储器单元具有存储易 失性电路状态的非易失性电路，使得当存储器单元断开电源时不丢失 存储在易失性存储器电路中的数据。这些存储器单元的尺寸大于常规 易失性存储器单元的尺寸以容纳附加的非易失性电路。因此，在每单 位面积的硅中，包括易失性和非易失性电路两者的存储器单元的数目 小于常规易失性存储器单元的数目。

此外，需要复杂的电路或另外的电源电压来控制具有易失性和非 易失性存储器电路的常规存储器单元的操作。这些电路需要另外的命 令来调用它们的操作或需要另外的电源电压来对存储器单元的非易失 性存储器电路进行编程。

US5,923,582公开了一种存储器装置，其具有具备预编程状态的 第一块的RAM单元以及第二块的常规的随机存取存储器单元的组合。 选择电路被配置成将第一块的RAM单元复位为它们的预编程状态。通 过使第一块的RAM单元中的晶体管不平衡，所期望的ROM代码被存 储在所述单元中，使得单元在与存储在第一块的RAM单元中的ROM 代码一致的所期望的预定状态下加电。选择电路更改施加至第一块的 RAM单元的电力以致利用ROM代码使RAM单元加电。因此，第一 块的RAM单元被配置成使用相同单元结构作为易失性和非易失性存 储器单元进行操作。

US6,765,818公开了静态CMOS RAM，其具有具备交叉耦合的反 相器的存储器单元，并且其中通过将每个单元的反相器中的一个反相 器的输入连接至固定低电势和固定高电势中的一个并将该反相器的输 出连接至相应单元的另一反相器的输入，一些单元作为ROM单元操 作。

发明内容

需要一种可以利用简化生产工艺提供的存储器装置，该存储器装 置包括易失性单元和非易失性单元的组合。

半导体存储器被提供有易失性和非易失性单元的阵列。

可利用几乎与常规RAM装置的生产工艺相同的生产工艺来制造 这种新型的半导体存储器。

除在晶圆处理过程中对其中一个掩模应用改变之外，可利用与常 规的RAM装置的生产工艺相同的生产工艺来制造这种新型的半导体 存储器。

目前优选改变一个扩散掩模以便根据需要将易失性单元转变为包 括逻辑“1”或逻辑“0”的非易失性单元。

这种新型半导体存储器的单掩模可编程性使得该装置较为灵活， 使得可以以一次且成本有效的方式进行存储器的非易失性部分的内容 的改变以及存储器的非易失性部分的尺寸的改变。

因此，半导体存储器被提供有易失性存储器单元的阵列，其中各 个易失性存储器单元具有连接在第一存储器单元电路中的晶体管，并 且至少一个非易失性存储器单元具有连接在第二存储器单元电路中的 晶体管，其中通过将至少一个晶体管添加到第二存储器单元电路而形 成或设计第一存储器单元电路，即第一存储器单元电路具有添加到第 二存储器单元电路的至少一个晶体管。

易失性存储器的示例包括静态随机存取存储器（SRAM）以及动 态随机存取存储器（DRAM）等等。

非易失性存储器的示例包括只读存储器（ROM）、可编程只读存 储器（PROM）、可擦除可编程只读存储器（EPROM）、电可擦除可 编程只读存储器（EEPROM）等等。

存储器可以是多端口存储器，即在相同读写周期期间可访问多个 单元的存储器，例如双端口存储器，其中在相同读写周期中可同时访 问两个存储器单元。第一存储器单元电路可以是静态RAM存储器单元 电路。

第一存储器单元电路可包括例如由常规ECL RAM单元中的两个 晶体管形成或由常规静态CMOS RAM中的四个晶体管形成的作为两 个交叉耦合的反相器连接的晶体管。

优选地，在CMOS中制造半导体存储器；但是，可利用用于集成 电路的任何合适的工艺来制造半导体存储器，诸如双极工艺等等。

优选地，ROM存储器单元是掩模可编程ROM存储器单元，例如 通过提供对应的扩散掩模来获得第二存储器单元电路。

该新型半导体存储器可与助听器的数字信号处理器一起使用，例 如作为数字信号处理器的片上RAM电路或在数字信号处理器外部的 芯片上。该新型半导体存储器的非易失性部分可包括用于数字信号处 理器的引导装入程序，该引导装入程序将由数字信号处理器执行的程 序从外部非易失性存储器装置加载至数字信号处理器的RAM中。

该新型半导体存储器的非易失性部分还可包括用于由数字信号处 理器执行的信号处理程序。

根据一些实施例，一种半导体存储器包括易失性存储器单元的阵 列，其中易失性存储器单元中的一个具有连接在第一存储器单元电路 中的晶体管；以及具有连接在第二存储器单元电路中的晶体管的至少 一个非易失性存储器单元，其中第一存储器单元电路中的晶体管比第 二存储器单元电路中的晶体管至少多一个。

在一个或多个实施例中，第一存储器单元电路和第二存储器单元 电路具有基本上相同的配置。如本说明书中所使用的，当两个存储器 单元电路中的一个中的大多数组件（例如大于50％，且更优选大于80 ％）与两个存储器单元电路中的另一个中的大多数组件相同时，两个 存储器单元电路被认为是具有基本上相同的配置。

通过阅读实施例的下述详细说明将使其他和另外的方面以及特征 显而易见。

附图说明

以下，将参考附图更加详细地说明实施例，在附图中

图1示出常规CMOS SRAM单元的电路图，

图2示出新型半导体存储器的新型ROM单元的电路图，

图3示出新型半导体存储器的另一新型ROM单元的电路图，

图4是存储器单元中的CMOS反相器的截面图，

图5示出具有新型ROM单元的4x4RAM/ROM存储器阵列的框 图，

图6示出图5的4x4RAM/ROM存储器阵列的电路图，

图7示出常规ECL SRAM单元的电路图，

图8示出新型半导体存储器的另一新型ROM单元的电路图，

图9示出新型半导体存储器的又一新型ROM单元的电路图，

图10示出常规双端口CMOS SRAM单元的电路图，

图11示出新型半导体存储器的新型双端口ROM单元的电路图，

图12示出新型半导体存储器的另一新型双端口ROM单元的电路 图，以及

图13示出具有新型半导体存储器的助听器的框图。

具体实施方式

在下文中参考附图说明各个实施例。应当注意的是，各个附图中 由相同附图标记表示具有类似结构或功能的元件。还应注意的是，附 图仅旨在方便对实施例进行说明。它们不旨在对本发明进行穷举性说 明或作为对所要求保护的发明的范围的限制。此外，所述的实施例无 需具有所示的所有方面或优点。结合特定实施例说明的一个方面或一 个优点不一定限于该实施例且可在任何其他实施例中实现，即使没有 如此说明或即使没有明确描述。

在下文中将参考其中示出各个实施例的附图更全面说明新型半导 体存储器。附图是示意性的且出于清楚的考虑而被简化。

随附权利要求中定义的本发明可以以附图中未示出的不同形式来 体现且不应理解为限于本文所阐述的示例。

图1示出新型半导体存储器的一个示例的RAM存储器单元的阵 列的一个常规静态CMOS RAM存储器单元10。所示存储器单元10包 括连接在第一存储器单元电路20中的两个交叉耦合的反相器。

SRAM单元10是六晶体管单元，其操作为常规静态RAM单元。

SRAM单元10包括两个交叉耦合的CMOS反相器电路。第一反 相器电路包括与NMOS晶体管24串联耦合的PMOS晶体管22。PMOS 晶体管22具有耦合至电源V_DD的源极、在节点34耦合至NMOS晶体 管24的漏极的漏极以及耦合至NMOS晶体管24的栅极和节点36的栅 极。NMOS晶体管24具有耦合至接地端的源极。第二反相器电路包括 与NMOS晶体管28串联耦合的PMOS晶体管26。PMOS晶体管26具 有耦合至PMOS晶体管22的源极以及电源V_DD的源极、在节点36耦 合至NMOS晶体管28的漏极的漏极，以及耦合至NMOS晶体管28的 栅极和节点34的栅极。NMOS晶体管28的源极耦合至接地端。

SRAM单元10还包括通道晶体管30和32。通道晶体管32具有 耦合至节点34的源极（漏极）端子以及耦合至位线38的漏极（源极） 端子。通道晶体管30具有耦合至节点36的源极（漏极）以及耦合至40的漏极（源极）端子。位线38和40可耦合至列解码器。通道 晶体管32和30的栅极耦合至字线42。字线42可耦合至行解码器。当 字线42断言为高逻辑状态时，通道晶体管32和30被启用以将位线38 和40上的电压分别传输至节点34和36。

当字线42被驱动至高逻辑状态时，可通过驱动位线38和40 上的电压将数据写至节点34和36，并且可通过感测传输到位线38和 40的电压来从节点34和36读取数据。

图2示出新型半导体存储器的一个CMOS ROM存储器单元10-1。 ROM存储器单元10-1具有连接在第二存储器单元电路20-1中的晶体 管，其中第一存储器单元电路20具有添加到第二存储器单元电路20-1 的晶体管24；或以相反方式，在第二存储器单元电路20-1中，从第一 存储器单元电路20中省略掉了晶体管24。

当所示CMOS ROM存储器单元10-1通电时，泄漏电流将导通晶 体管28并截止晶体管22，并且单元10-1保持在这种状态下直至断电。 因此，CMOS ROM存储器单元10-1包括逻辑“1”。

在包括逻辑“1”的另一CMOS ROM存储器单元中，已经从第一 存储器单元电路20省去PMOS晶体管26而不是NMOS晶体管24。

图3示出新型半导体存储器的另一CMOS ROM存储器单元10-0。 ROM存储器单元10-0具有连接在第二存储器单元电路20-0中的晶体 管，其中第一存储器单元电路20具有添加到第二存储器单元电路20-0 的NMOS晶体管28；或以相反方式，在第二存储器单元电路20-0中， 已经从第一存储器单元电路20省去了晶体管28。

当所示CMOS ROM存储器单元10-0通电时，泄漏电流将导通晶 体管24并截止晶体管22、26，并且单元10-0保持在该状态下直至断 电。因此，CMOS ROM存储器单元10-0包括逻辑“0”。

在包括逻辑“0”的另一CMOS ROM存储器单元中，已经从第一 存储器单元电路20省去PMOS晶体管22而不是NMOS晶体管28。

图4（a）示出具有新型半导体存储器的RAM单元20的CMOS 反相器的半导体材料的晶圆的截面图。省去所示反相器的晶体管中的 一个的一种方式是，优选地通过省去另外形成的PMOS晶体管的p+区 的扩散；或通过省去另外形成的NMOS晶体管的n+区的扩散，来省去 晶体管的源极和漏极中的一个。这可通过省去在制造工艺期间应用到 晶圆的相应扩散掩模中的对应窗口来实现。图4（b）示出已经移除 NMOS晶体管的新型RAM单元20-0或20-1的截面图。

如图4（b）中所示，当移除扩散掩模时将改变晶体管的实际截面。 利用扩散掩模，在多晶硅掩模和扩散掩模如图4（a）中所示交叉时形 成薄栅氧化层。当省去该扩散掩模时，厚氧化物将形成在多晶硅栅极 之下而不是如图4（b）中所示。

图5示出示例性4x4RAM/ROM存储器阵列的框图，其具有具备 字地址0并存储位值：1101的如上所述的一个新型ROM单元。

图6示出图5的示例性4x4RAM/ROM存储器阵列的电路图。

图7示出新型半导体存储器的另一示例的RAM存储器单元的阵 列的常规静态ECL RAM存储器单元10。所示存储器单元10包括连接 在第一存储器单元电路20中的双极晶体管24、28的形式的两个交叉 耦合的反相器。

SRAM单元10是作为常规静态ECL RAM单元操作的四晶体管单 元。所示双极晶体管是NPN晶体管；但是，通过电压极性的适当改变， PNP晶体管也同样适用。晶体管24和28是切换晶体管，并且晶体管 30和32是控制晶体管。晶体管24和32形成一对晶体管（在下文中称 为“左侧对”），包括切换晶体管24和控制晶体管32，并且晶体管 28和30形成另一对晶体管（在下文中称为“右侧对”）。每一对晶体 管的集电极和基极被连接，且左侧对的集电极连接至右侧对的基极， 并且反之亦然。通过在切换晶体管的集电极和它们的发射极之间施加 偏置电压而偏置切换晶体管。该偏置电压分别通过电阻21和23连接 至晶体管24和28的集电极。切换晶体管的发射极可连接至接地端。 但是，该电压无需一定是地电压，因为关于电源电压的幅值和极性选 择该电压以提供切换晶体管的正确偏置。

晶体管的偏置是使得切换晶体管中的一个总是导通（其集电极和 发射极之间导电），而另一个截止（其集电极和发射极之间未导电）。 电源电压可以例如是+3伏特。假设晶体管24导电（导通），则晶体管 28截止。左侧对（具有导通的晶体管）的集电极电压是0伏特，并且 右侧对（具有截止晶体管）的集电极电压是1伏特。因为右侧对的集 电极连接至晶体管24的基极、左侧对的基极，因此这些基极也是1伏 特，如图所示。切换晶体管的发射极是0伏特。这就将1伏特的正基 极-发射极电压置于晶体管24上。这样的正基极-发射极电压保持晶体 管24导通。另一方面，左侧对的集电极连接至右侧对的基极。因此晶 体管28的基极是0伏特。这使晶体管28的基极-发射极电压处于0伏 特并保持该晶体管基本上截止。

当没有施加写入脉冲时，控制晶体管30和32的发射极有效地使 电路开路。因为基本上没有发射极电流，因此它们的发射极电压倾向 于跟随它们的基极电压。控制晶体管30的基极电压是1伏特并且晶体 管32的基极电压是0伏特。

当足够大的幅值的负写入脉冲8施加至控制晶体管30的发射极以 将其发射极电压适当降至基极电压以下时，控制晶体管30导通并使集 电极电压（以及切换晶体管28的集电极电压）为0伏特。晶体管24 的基极电压也降至0伏特且因此该晶体管截止，因为不再有正基极-发 射极电压。然后，晶体管24的集电极电压升至1伏特，使切换晶体管 28的基极电压升至1伏特，并导通该晶体管。因此，之前截止的晶体 管28已经导通且之前导通的晶体管24已经截止。但是，如果将该写 入脉冲（示出为脉冲9）发送至控制晶体管32（其控制导通的晶体管） 而不是控制晶体管28（其控制截止的晶体管），则不会发生任何变化。 左侧对的集电极已经处于0伏特且切换晶体管24导通，使得负脉冲没 有任何效果。因此发送至切换电路以将电路置于其已经处于的相同状 态中（置位或复位）的写入脉冲没有任何效果。

切换晶体管的发射极可连接至接地控制脉冲源10而不是连接至 接地端。控制脉冲可以是正的，例如+1伏特。写入脉冲8和9然后例 如为足够大的值的负脉冲，以将适当的控制晶体管上的发射极电压降 至0伏特。

如前所述，晶体管28截止且具有1伏特的集电极电压。晶体管 24导通且具有0伏特的集电极电压。当脉冲源10没有发出脉冲时，切 换晶体管1和2的发射极再次处于0伏特。在写入脉冲源8和9没有 发出写入脉冲的情况下，控制晶体管30和32的发射极再次被开路。

现在假设写入脉冲从写入脉冲源9发送至控制晶体管30的发射 极，仅足以使该发射极为0伏特，或地电压，但是没有控制脉冲施加 至切换晶体管的发射极。晶体管30的基极电压是0伏特，因此在晶体 管30中仍然没有足以致使基极-发射极电流流动并导通晶体管的正基 极-发射极电压。因此，在这种情况下，不会发生切换。

当1伏特的控制脉冲10施加至晶体管1和2的发射极，并且写入 脉冲施加至晶体管30的发射极时，左侧对（其切换晶体管导通）的集 电极电压以及因此右侧对的基极电压从0伏特升至1伏特。对应地， 右侧对（其切换晶体管截止）的集电极电压以及因此左侧对的基极电 压从1伏特升至2伏特。当写入脉冲施加至晶体管30的发射极时，其 使晶体管30的发射极电压为0伏特，晶体管30的基极（连接至晶体 管24的集电极）保持在1伏特。然后该晶体管上的基极-发射极电压为 +1伏特且基极-发射极电流在晶体管30中流动，使其导通。当晶体管 30导通时，其集电极电压变成与其发射极电压（0伏特）相等。然后， 晶体管28的集电极也为0伏特（而不是之前的2伏特）且因此晶体管 24的基极也为0伏特。因为晶体管24的发射极为1伏特，因此基极- 发射极电流不再流过该晶体管且其截止。其集电极电压然后升至2伏 特，与晶体管28的基极电压相同。晶体管28的发射极仍处于1伏特， 因此现在流过晶体管28的基极-发射极电流使该晶体管导通。因此已经 切换了电路的状态。当移除脉冲时，右侧对的集电极恢复到0伏特且 左侧对的集电极恢复到1伏特。

这种切换在控制脉冲10施加至晶体管1和2的发射极同时写入脉 冲8施加至具有截止的切换晶体管的那一对的控制晶体管30的发射极 时才发生。而且，如果写入脉冲9发送至控制导通的切换晶体管的控 制晶体管，即使存在同时的控制脉冲，则状态也不发生变化。此外， 在没有写入脉冲的情况下，控制脉冲将仅使切换晶体管24和28的发 射极和集电极电压升高，但切换不会发生。

总结图5的电路的操作，当右侧对的切换晶体管28导通时，电路 的状态是置位，并且当左侧对的切换晶体管24导通时，电路的状态是 复位。当电路为置位时，需要针对左侧对的控制晶体管32的发射极的 控制脉冲加写入脉冲以对其进行切换；当电路为复位时，需要针对右 侧对的控制晶体管30的发射极的控制脉冲加写入脉冲以对其进行切 换。

还可以将单独的控制脉冲施加至切换晶体管30、32的发射极。这 允许每一个切换晶体管的单独控制并能使切换电路的操作相反。然后， 前一写入脉冲可用作控制脉冲，并且反之亦然。

图8示出新型半导体存储器的一个ECL ROM存储器单元10-1。 ROM存储器单元10-1具有连接在第二存储器单元电路20-1中的晶体 管，其中第一存储器单元电路20具有添加到第二存储器单元电路20-1 的双极晶体管24、43；或者以相反方式，在第二存储器单元电路20-1 中，已经从第一存储器单元电路20省去晶体管24、32。

当所示ECL ROM存储器单元10-1通电时，经过电阻21的基极电 流将使晶体管28导通并且单元10-1保持在该状态下直至断电。因此， 所示ECL ROM存储器单元10-1包括逻辑“1”。

包括逻辑“1”的另一ECL ROM存储器单元在RAM和ROM单 元10、10-1两者中具有控制晶体管32。

图9示出新型半导体存储器的另一ECL ROM存储器单元10-0。 ROM存储器单元10-0具有连接在第二存储器单元电路20-0中的晶体 管，其中第一存储器单元电路20具有添加到第二存储器单元电路20-0 的双极晶体管28、30；或以相反方式，在第二存储器单元电路20-0中， 已经从第一存储器单元电路20省去双极晶体管28、30。

当所示ECL ROM存储器单元10-0通电时，基极电流将使晶体管 24导通，且单元10-0保持在该状态下直至断电。因此，ECL ROM存 储器单元10-0包括逻辑“0”。

包括逻辑“0”的另一ECL ROM存储器单元在RAM和ROM单 元10、10-0两者中具有控制晶体管30。

省略晶体管24、28中一个的一种方式是省略另外形成的双极晶体 管的n或p区的扩散。这可通过省略制造工艺期间施加至晶圆的相应 扩散掩模中的对应窗口来实现。

图10示出新型半导体存储器的另一示例的RAM存储器单元的阵 列的一个常规双端口静态CMOS RAM存储器单元10。所示存储器单 元10包括连接在与图1中所示的单端口静态CMOS RAM存储器单元 的第一存储器单元电路相同的第一存储器单元电路20中的两个交叉耦 合的反相器。

SRAM单元10是操作为常规双端口静态RAM单元的八晶体管单 元。单端口RAM和双端口RAM之间的区别在于可一次在一个地址访 问单端口RAM，即在每个时钟周期中仅可访问单个存储器单元。在双 端口RAM中，可以在每个时钟周期期间访问处于不同地址的不同存储 器单元，这是因为除通道晶体管30和32之外还提供通道晶体管29和 31。通道晶体管31和32具有分别耦合至节点34的源极（漏极）端子 以及耦合至位线38和39的漏极（源极）端子。通道晶体管29和30 具有分别耦合至节点36的源极（漏极）端子以及耦合至40和43 的漏极（源极）端子。位线38、39、40和43可耦合至相应的列解码 器。通道晶体管32和30的栅极耦合至字线42。通道晶体管29和31 的栅极耦合至字线41。字线41、42可耦合至相应的行解码器。当字线 42断言为高逻辑状态时，通道晶体管32和30被启用以使位线38和 40上的电压分别传输至节点34和36。同样地，当字线41断言为 高逻辑状态时，通道晶体管29和31被启用以使位线39和43上的 电压分别传输至节点34和36。

当字线42被驱动至高逻辑状态时，可通过驱动位线38和40 上的电压将数据写至节点34和36，并且可通过感测传输至位线38和 40的电压来从节点34和36读取数据。

同样地，当字线41被驱动至高逻辑状态时，可通过驱动位线39 和43上的电压来将数据写至节点34和36，并且可通过感测传输 至位线39和43的电压来从节点34和36读取数据。

图11示出新型半导体存储器的一个双端口CMOS ROM存储器单 元10-1。双端口ROM存储器单元10-1具有连接在第二存储器单元电 路20-1中的晶体管，其中第一存储器单元电路20具有添加到第二存储 器单元电路20-1的晶体管24；或以相反方式，在第二存储器单元电路 20-1中，已经从第一存储器单元电路20省去晶体管24。

当所示双端口CMOS ROM存储器单元10-1通电时，泄漏电流将 导通晶体管28并截止晶体管22，并且单元10-1保持在该状态下直至 断电。因此，双端口CMOS ROM存储器单元10-1包括逻辑“1”。

在包括逻辑“1”的另一双端口CMOS ROM存储器单元中，已经 从第一存储器单元电路20中省去PMOS晶体管26而不是NMOS晶体 管24。

图12示出新型半导体存储器的另一双端口CMOS ROM存储器单 元10-0。双端口ROM存储器单元10-0具有连接在第二存储器单元电 路20-0中的晶体管，其中第一存储器单元电路20具有添加到第二存储 器单元电路20-0的NMOS晶体管28；或以相反方式，在第二存储器单 元电路20-0中，已经从第一存储器单元电路20中省去晶体管28。

当所示双端口CMOS ROM存储器单元10-0通电时，泄漏电流将 导通晶体管24并截止晶体管22、26，并且单元10-0保持在该状态下 直至断电。因此，双端口CMOS ROM存储器单元10-0包括逻辑“0”。

在包括逻辑“0”的另一双端口CMOS ROM存储器单元中，已经 从第一存储器单元电路20中省去PMOS晶体管22而不是NMOS晶体 管28。

其他通道晶体管和位线可添加到图8-10中的存储器电路，用于提 供具有两个以上端口的多端口存储器；但是具有相同的存储器单元电 路20、20-0、20-1。

图13是具有新型半导体存储器的示例性新型助听器100的简化框 图。

助听器100包括输入换能器电路112，输入换能器电路112可包 括例如用于波束形成的一个或多个麦克风，以及选择作为至助听器100 的输入的拾音线圈；模拟-数字（A/D）转换器114，模拟-数字（A/D） 转换器114用于响应于在换能器112处接收到的声音信号来提供数字 化的电子换能器信号；信号处理器116（例如数字信号处理器或DSP）， 信号处理器116被配置成根据所选的信号处理算法将所选的一个数字 化电子换能器信号或其所选组合处理成用于听觉损失补偿的处理后的 输出信号，例如包括用于补偿动态范围听觉损失的压缩器；数字-模拟 （D/A）转换器118以及用于将处理后的数字输出信号转换成听觉输出 信号的输出换能器120，例如接收器用于输出向助听器100的佩带者的 耳膜传输的声信号。

半导体存储器124与助听器100的数字信号处理器116相互连接， 例如作为数字信号处理器116的片上半导体存储器24或在数字信号处 理器116外部的芯片上。新型半导体存储器124的ROM部分可包括用 于数字信号处理器116的引导装入程序，该引导装入程序将由数字信 号处理器116执行的程序从外部非易失性存储器126加载到数字信号 处理器116的RAM124中。

新型半导体存储器124的ROM部分还可以包括用于由数字信号 处理器116执行的信号处理程序。

此外，助听器100具有例如经由无线网络用于无线通信的RF收发 器122，诸如用于双耳助听器系统中的两个助听器的无线互连，以及助 听器与其他装置（诸如用于助听器的远程控制装置、配件装置、移动 电话、耳机、门铃、警报系统、广播系统等等）的无线互连；以及通 信控制器124，通信控制器124被配置成开启和关闭RF收发器，以便 节省数据通信之间的电力。

在所述实施例中，图13中的各个组件被图示为通信耦合至处理器 116。在一个或多个实施例中，诸如新型半导体存储器124的图13中 所示的任何组件可被实现为处理器116或处理系统的一部分。

还公开根据以下项目中的任何一项的半导体存储器和助听器。

项目1.一种半导体存储器，包括：

易失性存储器单元的阵列，其中所述易失性存储器单元中的一个 具有连接在第一存储器单元电路中的晶体管；以及

至少一个非易失性存储器单元，具有连接在第二存储器单元电路 中的晶体管，其中第一存储器单元电路中的晶体管比第二存储器单元 电路中的晶体管至少多一个。

项目2.根据项目1的半导体存储器，其中第一存储器单元电路是 静态第一存储器单元电路。

项目3.根据项目1-2中任一项的半导体存储器，第一存储器单元 电路中的晶体管连接为两个交叉耦合的反相器。

项目4.根据项目3的半导体存储器，其中两个交叉耦合的反相器 包括场效应晶体管。

项目5.根据项目3的半导体存储器，其中两个交叉耦合的反相器 包括双极晶体管。

项目6.根据项目1-5中任一项的半导体存储器，其中易失性存储 器单元包括CMOS易失性存储器单元。

项目7.根据项目1-6中任一项的半导体存储器，其中至少一个非 易失性存储器单元包括至少一个CMOS非易失性存储器单元。

项目8.根据项目1-7中任一项的半导体存储器，其中半导体存储 器是多端口存储器。

项目9.根据项目1-8中任一项的半导体存储器，其中至少一个非 易失性存储器单元包括掩模可编程非易失性存储器单元。

项目10.根据项目9的半导体存储器，其中通过提供扩散掩模来 获得第二存储器单元电路。

项目11.根据项目1-10中任一项的半导体存储器，其中第一存储 器单元电路和第二存储器单元电路具有基本上相同的配置。

项目12.一种助听器，包括根据项目1-11中任一项的半导体存储 器以及数字信号处理器。

项目13.根据项目12的助听器，其中至少一个非易失性存储器单 元包括引导装入程序。

项目14.根据项目12-13中任一项的助听器，其中至少一个非易失 性存储器单元包含用于听力损失补偿的程序。

虽然已经示出并说明了特性实施例，但是将理解的是它们不旨在 限制所要求保护的发明，且对本领域技术人员将显而易见的是，在不 脱离所要求保护的发明的精神和范围的情况下可做出各种改变和修 改。因此本说明书和附图应当被认为是说明性而非限制性的含义。所 要求保护的发明旨在涵盖替换、修改以及等同物。