一种改善等离子显示器EMI低频超标的行扫描芯片控制方法

摘要

本发明提供了一种改善等离子显示器EMI低频超标的行扫描芯片控制方法的技术方案，该方案利用对行扫描芯片的输出端进行分组控制，同时在低压管输入端加入钳位管和PN结电容，能够有效地降低在行扫描芯片高压并发动作的过程中由于穿通带来的高压电源大电流造成的EMI辐射。

说明书

技术领域

　　本发明涉及的是一种降低显示器低频辐射的影响的控制方法，尤其是一种改善等离子显示器EMI低频超标的行扫描芯片控制方法。

背景技术

　　在现有技术中，公知的技术是三电极驱动的等离子显示模组中，PDP行扫描芯片用于驱动等离子模组显示单元的Y电极，输出寻址高压脉冲，在每个画面中，通过逐行或者隔行与寻址A电极进行配合，形成大于200V的电压使显示单元进行放电获得壁电荷，之后通过X与Y电极进行循环放电形成一定时长的维持期决定灰度，通过灰度与银光粉的颜色组合形成彩色画面。

以768行的等离子显示器为例，需要8颗行扫描芯片实施寻址脉冲扫描。每颗行扫描驱动芯片具有96路150V输出，这样总共768行的高压会对整机的EMI特性造成很大的影响，特别是低频辐射的影响。如果768行的高压在并发动作时全部由低电平转化到高电平，则每行的约300mA电流进行叠加将造成230A左右的电流，如果不对行扫描芯片的输出并发进行控制，便不可能实现行扫描芯片的高压并发动作；由于行扫描芯片的输出级采用LIGBT(横向绝缘栅双极性晶体管)，其在关闭过程中由于LIGBT本身的少子注入浓度较高，关闭的过程比开启缓慢很多，功率管开启过程受到其栅电极驱动能力大小的影响，可以将功率管的栅看作电容，当充电达到阈值电压后，功率管沟道区打开，而开启的瞬间的电流是比较大的，其di/dt会造成严重的EMI问题，这是现有技术所存在的不足之处。

发明内容

本发明的目的，就是针对现有技术所存在的不足，而提供一种改善等离子显示器EMI低频超标的行扫描芯片控制方法技术方案，该方案能够有效降低在行扫描芯片高压并发动作的过程中由于穿通带来的高压电源大电流造成的EMI辐射。

本方案是通过如下技术措施来实现的：一种改善等离子显示器EMI低频超标的行扫描芯片控制方法，包括以下步骤：

a. 行扫描芯片并发操作时，对行扫描芯片的96路输出通道进行分组处理；

b. 96路输出通道总共分成4组，每组24路，第一组与第二组间延时为40ns，第二组与第三组间延时为60ns，第三组与第四组间延时为50ns；

c. 在行扫描芯片的低压管输入端加入钳位管和PN结电容。

作为本方案的优选：行扫描芯片的输出级采用栅场板结构的PLDMOS晶体管。

本方案的有益效果可根据对上述方案的叙述得知，由于在该方案中对行扫描芯片的96路输出通道进行了分组处理，在等离子显示器工作的主Reset期和每个子场寻址开始前的准备期，行驱动芯片需要从全低到全高电平位移，在这样分组设计下，对高压电源的电流进行了整形，减弱了初始大电流，形成阶梯型电流，减弱了此过程中产生的EMI辐射。同时在主Reset期和寻址期结束期需要芯片并发从全高到全低电平位移，这个过程中，由于固有的上下功率管瞬时弱穿通的存在，也需要对输出进行分成4组，从而降低在此过程中由于穿通带来的高压电源大电流造成的EMI辐射。在等离子模组工作过程中，与行扫描芯片相连接的Y扫描板有多组的功率输出通道，在动作的过程中难免产生一些干扰，特别是在寻址期结束时。这些干扰会耦合到行扫描芯片的低压控制端，特别是OC信号，会使得芯片产生误动作。通过在低压管加入钳位管和PN结电容，会过滤到这些杂乱信号，消除不必要的动作。行扫描芯片的输出级采用栅场板结构的PLDMOS晶体管，此晶体管保证了在关态的时候为高电平保持了耐压不变，在开态的时候使得栅场板连接到地电平，吸引导电少子到器件表面，从而加速了表面电场，增加了电流能力。

由此可见，本发明与现有技术相比，具有突出的实质性特点和显著地进步，其实施的有益效果也是显而易见的。

附图说明

图1为本发明栅场板结构的PLDMOS晶体管的结构示意图。

图中，1为栅端场板与GATE端连接的通孔，2为PLDMOS的漏端，3为栅端场板，4为源端场板。

具体实施方式

　　为能清楚说明本方案的技术特点，下面通过一个具体实施方式，并结合其附图，对本方案进行阐述。

本方案的控制方法为：

a. 行扫描芯片并发操作时，对行扫描芯片的96路输出通道进行分组处理；

b. 96路输出通道总共分成4组，每组24路，第一组与第二组间延时为40ns，第二组与第三组间延时为60ns，第三组与第四组间延时为50ns；

c. 在行扫描芯片的低压管输入端加入钳位管和PN结电容。

行扫描芯片的输出级采用栅场板结构的PLDMOS晶体管。

本发明中首先采用了行扫描芯片并发操作时，对96路通道进行分组处理。总共分成4组，每组24路，第一组与第二组间延时为40ns，第二组与第三组间延时为60ns，第三组与第四组间延时为50ns。在等离子显示器工作的主Reset期和每个子场寻址开始前的准备期，行驱动芯片需要从全低到全高电平位移，在这样分组设计下，对高压电源的电流进行了整形，减弱了初始大电流，形成阶梯型电流，减弱了此过程中产生的EMI辐射。同时在主Reset期和寻址期结束期需要芯片并发从全高到全低电平位移，这个过程中，由于固有的上下功率管瞬时弱穿通的存在，也需要对输出进行分成4组，从而降低在此过程中由于穿通带来的高压电源大电流造成的EMI辐射。

在等离子模组工作过程中，与行扫描芯片相连接的Y扫描板有多组的功率输出通道，在动作的过程中难免产生一些干扰，特别是在寻址期结束时。这些干扰会耦合到行扫描芯片的低压控制端，特别是OC信号，会使得芯片产生误动作。通过在低压管加入钳位管和PN结电容，会过滤掉这些杂乱信号，消除不必要的动作。

行扫描芯片的输出级采用栅场板结构的PLDMOS晶体管，此晶体管通过将栅场板连接到栅级的方式，保证了在关态的时候为高电平保持了耐压不变，在开态的时候使得栅场板连接到地电平，吸引导电少子到器件表面，从而加速了表面电场，增加了电流能力。

在对单路进行驱动能力控制的基础上，在OC2信号到来时，将信号拆分为4组，每组间使用反相器做延时，即可以实现在OC2并发操作96通道时，同一时刻只有1组在并发工作。在OC1、OC2低压逻辑输入端，以及低压电源端加入二极管结电容，该电容在其反向偏压增加的时候电容会减小，在其反向偏压减小的时候电容会增加，这样在干扰偏压较高时，更容易滤去高频的杂波，使得信号与地电平之间有一个交流电流通道。避免了在行片并发动作或者是系统切换带来的杂波干扰到逻辑的输入，造成意外的输出影响到现实和EMI特性。