一种适用于VLSI片上时钟系统的偏斜检测和去偏斜调节电路

摘要

本发明属于超大规模集成电路的片上时钟技术领域，具体为一种适用于VLSI片上时钟系统的偏斜检测和去偏斜调节电路。本发明由早相位检测模块、偏移量检测模块、转码电路、可配置延时电路和两个二选一的数据选择器组成；早相位检测模块用来检测两路时钟相位的先后性，输出信号送给两个数据选择器，两路时钟经过偏移量检测模块检测出实际偏移量，再经转码电路转码后控制可配置延时电路，将相位更早的时钟往后推迟偏移量个相位，以确保输出为边沿对齐、偏移去除的两相时钟。本发明实现了基于标准单元库的半定制设计电路，具有逻辑简单、精度可控、灵活性好等优点，与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程兼容。

说明书

技术领域

本发明属于超大规模集成电路（VLSI）的片上时钟技术领域，具体涉及一种偏斜检测和去偏斜调节电路。

背景技术

随着半导体工艺水平的迅速进步，晶体管特征尺寸已经降低到32nm以下，一些非线性、非理想器件效应凸显出来，这意味着芯片上工艺（Process）的偏差、电压（Voltage）的抖动、温度（Temperature）的分布不均以及互连线的RC寄生延时等问题将随之变得越来越严重。超大规模数字系统需要时钟来同步各部件的操作，以确保功能的正确，芯片上的时钟源一般是锁相环（PLL）或压控振荡器（VCO），由它们产生高质量（频率和占空比稳定）的时钟，并通过精心设计的时钟网络送到片上所有寄存器的时钟输入端。 

时钟网络分布设计的首要目标是在同一时刻把时钟信号传送到系统的每一个寄存器。更确切的说法是，让时钟边沿同时到达处于流水线相同级数的寄存器时钟端。如果片上不同位置的寄存器的时钟不同时到达，就产生了时钟偏斜（clock skew）。由于PVT参数的变动和时钟路径的不均衡性，时钟偏斜是难以避免的。处于同一流水线级数寄存器的时钟偏移会造成系统时序的紊乱和逻辑的错误，而处于不同流水线级数寄存器的时钟偏移则会影响系统的工作频率。因而，我们需要的时钟是无偏斜的，对与有偏斜的两个时钟，需要有偏斜检测电路和去偏斜调节电路。

现有的时钟偏斜检测和去偏斜调节电路一般是基于晶体管级的定制设计，缺点是电路复杂，需要从MOS管开始设计电路，不能与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程兼容，从而灵活性不高。本发明实现了基于标准单元库的半定制设计电路，具有逻辑简单、精度可控、易于编程实现、灵活性好等优点，与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程是兼容的。

发明内容

本发明的目的在于提供一种适用于VLSI片上时钟系统的偏斜检测和去偏斜调节电路，并具有逻辑简单、精度可控、易于编程实现、灵活性好等优点。

基于以上发明目的，本发明提出一种偏斜检测和去偏斜调节电路，其整体结构如图1所示，它包含早相位检测模块、偏移量检测模块、转码电路、可配置延时电路和数据选择器。当有两路有偏斜的时钟输入时，早相位检测模块用来检测两路时钟相位的先后性，输出‘1’表示第二时钟输入B比第一时钟输入A早，输出‘0’表示第一时钟输入A比第二时钟输入B早，输出信号送给两个二选一的数据选择器MUX，其中，第一数据选择器MUX_0用来选择相位较晚的时钟， 第二数据选择器MUX_1用来选择相位较早的时钟。第二数据选择器MUX_1的输出与可配置延时电路相连，两路时钟经过偏移量检测模块检测出实际偏移量，再经转码电路转码后控制可配置延时电路，将相位更早的时钟往后推迟偏移量个相位，这样就确保了输出为边沿对齐、偏移去除的两相时钟。   

本发明提出的偏斜检测和去偏斜调节电路的输入为两路有偏斜的时钟，图1中定义为时钟输入A（clock_in_0）和时钟输入B（clock_in_1），输出为两路经去偏斜调节后的、偏斜在一定误差范围内的时钟，图1中定义为时钟输出A（clock_out_0）和时钟输出B（clock_out_1）。 

本发明中，所述早相位检测模块，其结构如图2所示，由一个触发器（Flip-Flop）构成，由一个时钟的上升沿对另一个时钟信号进行采样，输出指示两路时钟的相位先后关系。其中，第一时钟输入A与触发器时钟端相连，第二时钟输入B与触发器数据端相连，输出为早相位标志，送给图1中两个二选一的数据选择器。在周期为T的时钟网络中，有偏斜的时钟A和时钟B的相位关系有三种：a）A比B早Δt，Δt < T/2；b）A比B早Δt，Δt = T/2；c）A比B早Δt，Δt > T/2，即B比A早Δt - T/2，该过程如图3所示。由于图2的触发器连接方法，在每种情况下都由时钟A的上升沿对时钟B信号进行采样输出，对于a）情况，该模块输出低电平‘0’，即若A比B早，则输出早信号标志位低电平‘0’；对于b）情况，由于B在A的上升沿时恰好处于下降沿，所以实际输出的结果不定，但无论输出是高电平还是低电平，这并不影响系统最终输出结果的正确性，因为对于两个周期相等的时钟，A比B早半个周期和晚半个周期在概念上是等效的；对于c）情况，该模块输出高电平‘1’，即若B比A早，则输出早信号标志位高电平‘1’。可见，用一个触发器即可判断两路时钟的相位先后关系，而触发器是标准单元库中基本的逻辑单元，便于调用实现。在现有的一些电路实现中，此模块采用了基于MOS管的设计方案，不能与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程兼容，从而灵活性不高。 

本发明中，所述偏移量检测模块，其结构如图4所示。包括一个非门和与门，N个传播延时为D的延时单元串联组成的延时单元链，一个反相器，N个触发器；每个延时单元的输出与本地触发器数据端相连；该偏移量检测模块的输入为时钟A和时钟B信号，通过非门和与门产生                                                信号，信号一路送到N个串联的延时单元链中，另一路经过反相器取反后送到N个触发器的时钟端，每个延时单元的输出都送到本地触发器的数据端，N个触发器的输出D[N-1]，…，D[2]，D[1]，D[0]表示时钟偏移量的信息，送给下一级转码电路。该模块的延时单元可由反相器链构成的缓冲器组成，每个延时单元的传播延时一致，设为D，如果时钟周期为T，则要求N * D = T / 2，这意味着两相时钟之间的偏斜量最大定义为半个周期，同时该电路的偏斜检测精度在D之内。这种设计的优势是可以根据方案误差的要求，通过调节延时单元的传播延时来控制检测的精度，具有很好的可调节性和适应性。该模块的检测原理是：信号产生周期性的脉冲序列，脉冲宽度与时钟A、B的偏移量一致（如图5所示）。因而，将信号的脉冲宽度检测出来就等同于将时钟A、B的偏移量检测出来。当信号的脉冲上升沿产生时，它会沿着延时单元链传播，并持续一个脉冲宽度的时间，这时信号的脉冲下降沿到达，它经过反相器取反后变为上升沿从而控制触发器在此刻对输入数据进行采样输出，此时信号脉冲最早的高电平到达了右端的某个延时单元，这意味着触发器链输出D[N-1]，…，D[2]，D[1]，D[0]中为‘1’的最高位的索引i可用来表示脉冲的宽度：Δt = （i+1）* D，其中，检测误差为D。

本发明中，所述可配置延时电路（含转码电路）如图6所示，包括由N个延时单元串联组成的延时单元链，每个延时单元的输出到一个MUX的数据输入端，其中，MUX的选择端由偏移量检测模块的输出通过转码而来。该模块的输入为第二数据选择器MUX_1输出的时钟，它是两路时钟当中较早的那一路，它与图4中偏移量检测模块相同的N个串联的延时单元链相连，每个延时单元的输出到一个数据选择器MUX的数据输入端，其中，数据选择器MUX的选择端由偏移量检测模块的输出D[N-1]，…，D[2]，D[1]，D[0]通过转码而来。

本发明中，转码电路的转码规则为：首先定位D[N-1]，…，D[2]，D[1]，D[0]中为‘1’的最高位的索引i，将其加1后转换为? log₂(N+1) ?位二进制码；如果D[N-1]，…，D[2]，D[1]，D[0]为全零，则转码结果为0。其中，‘?  ?’为向上取整的符号。此模块可将相位更早的时钟往后推迟偏移量个相位，从而实现了去偏斜调节功能。

本发明的偏斜检测和去偏斜调节电路，其工作过程如下：

（1）当有两路时钟输入时，早相位检测模块用来检测两路时钟相位的先后性，输出‘1’表示时钟B比时钟A早，输出‘0’表示时钟A比时钟B早，输出信号送给两个二选一的MUX，MUX_0用来选择相位较晚的时钟，MUX_1用来选择相位较早的时钟。

（2）输入的两路时钟同时送到偏移量检测模块，检测后输出N位码指示实际偏移量。

（3）MUX_1选择输出相位较早的时钟，经过可配置延时电路将自身相位往后推迟偏移量个相位，即可输出和MUX_0的输出相位一致的时钟。可配置延时电路的配置信号来自偏移量检测模块的输出经过转码后的控制信号。

现有的时钟偏斜检测和去偏斜调节电路一般是基于晶体管级的定制设计，缺点是电路复杂，需要从MOS管开始设计电路，不能与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程兼容，从而灵活性不高。本发明实现了基于标准单元库的半定制设计电路，具有逻辑简单、精度可控、易于编程实现、灵活性好等优点，与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程是兼容的。

附图说明

图1  偏斜检测和去偏斜调节电路整体结构图。

图2  早相位检测模块电路。

图3  早相位检测电路工作波形图。

图4  偏斜量检测模块电路。

图5  偏移脉冲的产生波形图。

图6  可配置延时电路（含转码电路）。

具体实施方式

当有两路时钟输入时，比如时钟输入A和时钟输入B，早相位检测模块用来检测两路时钟相位的先后性，它实际上是个触发器，由时钟输入A的上升沿对时钟B信号进行采样输出，从图3所示可以看出，触发器输出‘1’表示时钟B比时钟A早，输出‘0’表示时钟A比时钟B早，输出信号送给两个二选一的MUX。其中，MUX_0用来选择相位较晚的时钟，MUX_1用来选择相位较早的时钟。

输入的两路时钟在送到早相位检测模块的同时还被送到偏移量检测模块，两路时钟A，B首先经过一个非门和与门产生信号，它是一个宽度和时钟A和时钟B的偏斜量相等的脉冲序列，将此脉冲宽度检测出来就等同于将时钟A、B的偏移量检测出来。信号一路送到N个串联的延时单元链中，另一路经过反相器后送到N个触发器的时钟端，每个延时单元的输出都送到本地触发器的数据端。当信号的脉冲上升沿产生时，它会沿着延时单元链传播，并持续一个脉冲宽度的时间，这时信号的脉冲下降沿到达，它经过反相器取反后变为上升沿从而控制触发器在此刻对输入数据进行采样输出，此时信号脉冲最早的高电平到达了右端的某个延时单元，这意味着触发器链输出D[N-1]，…，D[2]，D[1]，D[0]中为‘1’的最高位的索引i可用来表示脉冲的宽度：Δt = （i+1）* D，其中，检测误差为D。

二选一的数据选择器MUX_1经过早相位检测模块的输出信号选择出相位较早的时钟，送到可配置延时电路，该电路包含和偏斜检测电路中相同的N个串联的延时单元链，每个延时单元的输出连接到一个MUX的数据输入端，其中，MUX的选择端由偏移量检测模块的输出D[N-1]，…，D[2]，D[1]，D[0]通过转码而来。转码电路的转码规则为：首先定位D[N-1]，…，D[2]，D[1]，D[0]中为‘1’的最高位的索引i，将其加1后转换为? log₂(N+1) ?位二进制码；如果D[N-1]，…，D[2]，D[1]，D[0]为全零，则转码结果为0。其中，‘?  ?’为向上取整的符号。此模块可将相位更早的时钟往后推迟偏移量个相位，从而实现了去偏斜调节功能。