一种1553B总线与RS485总线的通信转接系统及控制方法

摘要

本发明涉及一种1553B总线与RS485总线通信转接系统及方法，所述的系统用于传递处理1553B总线终端设备与RS485终端设备之间的数据，其特征在于，所述系统包含依次串联连接的：1553B变压器、1553B收发器、FPGA控制单元、RS485收发器，所述1553B变压器与1553B总线相连，所述RS485收发器与RS485总线相连；所述FPGA控制单元，用作通信转接板的控制单元，实现1553B总线与RS485总线上的信息交换和通信控制的逻辑；所述1553B收发器，用于发送和接收1553B总线上的信息；所述1553B变压器，用于作为1553B总线上的耦合器实现变压器耦合方式；所述RS485收发器用于发送和接收RS485总线上的信息。本发明实现1553B总线与RS485总线之间的信息交换和通信控制，适用于航空航天中具有1553B通讯的地检设备。

说明书

技术领域

本发明涉及航空航天电子技术领域，特别涉及一种1553B总线与RS485总线通 信转接系统的设计，即本发明涉及一种1553B总线与RS485总线的通信转接系统及 控制方法。

背景技术

美国军用数据总线标准MIL-STD-1553B(以下简称1553B总线)是一种时分制指 令响应型串行异步多路数据总线，以其高可靠性、实时性的优异性能广泛应用于航 空、航天、航海及其他武器装备上。1553B总线具有半双工双向传输特性，传输协 议为命令/响应方式，传输速率为1Mbps，曼彻斯特双相编码，采用双冗余的总线型 拓扑结构，具有良好的容错性和故障隔离。总线上共有3种设备：总线控制器（BC）、 远程终端（RT）和可选用的总线监控器（MT）。总线上信息传输的唯一控制权属于 总线控制器BC，总线控制器启动所有的传输。总线的信息共享与功能综合及系统管 理是通过命令字、数据字和状态字组成的消息实现。每个字由20位组成，包括3位 同步头、16位数据和1位奇校验位，命令字和状态字的同步头定义是先高后低，数 据字的同步头定义是先低后高。总线上有效消息总是从命令字开始。

RS485总线采用一种平衡发送和差分接收数据传输的电气规范，具有组网能力 强(可驱动32个负载设备)、噪声抑制能力强、数据传输速率高、传输电缆长以及可 靠性高等特点。485总线的组网方式是终端匹配的总线型，无需变压器耦合也能满足 长距离传输的要求。这种总线得到广泛接受的另外一个原因是它的通用性，RS485 标准只对接口的电气特性做出规定。而不涉及接插件电缆或协议，在此基础上用户 可以建立自己的高层通信协议。因此，RS485标准已成为业界应用最为广泛的标准 通信接口之一。

现有的1553B总线实现方案中1553B接口电路体积、功耗都很大，集成化度不 高，另外1553B协议芯片需要从国外厂商购买，不仅价格昂贵、购买途径和周期不 确定。将RS485总线与1553B总线的性能进行对比，RS485总线在很多指标与1553B 总线可以完美吻合，因而将1553B总线的物理层替换成RS485总线，只需将原来的 1553B总线收发器替换成低功耗的RS485收发器即可。这种方法只是物理层传播介 质和收发器的替换，对1553B总线的协议层没有影响，是1553B总线实现低功耗、 低成本、小体积的可行方案之一，目前已经在某航天型号任务上应用。

航空航天综合电子通常采用1553B总线作为系统中各个子系统的数据交换通 道，该总线将系统中各个子系统连接在一起。现有技术中通常采用成熟的1553B板 卡对各个子系统的进行测试，非常方便快捷。而在现有技术中还没有对基于RS485 总线收发器的1553B总线系统进行测试的板卡。

目前还没有发现同本发明类似技术的说明或报道，也尚未收集到国内外类似的 资料。

发明内容

本发明的目的在于，为克服上述问题，本发明提供了一种1553B总线与RS485 总线的通信转接系统及控制方法。

为实现上述目的，本发明提供了一种1553B总线与RS485总线的通信转接系统， 该系统用于传递处理1553B总线终端设备与RS485终端设备之间的数据，其特征在 于，所述系统包含依次串联连接的：

1553B变压器、1553B收发器、FPGA控制单元、RS485收发器，所述1553B变 压器与1553B总线相连，所述RS485收发器与RS485总线相连；

所述FPGA控制单元，用作通信转接系统的控制单元，实现1553B总线与RS485 总线上的信息交换和通信控制的逻辑；

所述1553B收发器，用于发送和接收1553B总线上的信息；

所述1553B变压器，用于在1553B总线上实现变压器耦合方式；

所述RS485收发器用于发送和接收RS485总线上的信息。

上述通信转接系统还包含：电源模块、复位电路、晶振、信号电源匹配电路和 JTAG下载电路；

所述的电源模块，用于该通信转接系统提供电源；所述的复位电路，用于向FPGA 控制单元提供复位信号；所述晶振用于向FPGA控制单元提供工作时钟；所述JTAG 下载电路用于向FPGA控制单元提供调试和下载接口；所述信号电源匹配电路用于 FPGA控制信号与收发器信号之间信号电源匹配。

上述FPGA控制单元进一步包含：

第一检测模块，用于对1553B总线上有效信息进行检测；

第一转发模块，用于向RS485总线转发第一检测模块检测得到的1553B总线上 的有效信息；

第二检测模块，用于对RS485总线上的有效信息进行检测；

第二转发模块，用于向1553B总线转发第二检测模块检测得到的RS485总线上 的有效信息。

上述第一检测模块和第二检测模块分别通过检测1553B收发器的接收输出管脚 的状态和RS485收发器的接收输出管脚的状态获得检测结果。

基于上述系统，本发明还提供了一种向RS485总线转发1553B总线上的有效信 息的控制方法，该方法用于实现权利要求3所述的向RS485总线转发1553B总线上 的有效信息，所述方法包含如下步骤：

步骤101）RS485总线等待1553B总线上信号有效，若有效，进入下一步步骤， 否则继续等待；

步骤102）将1553B总线上的逻辑状态转发到RS485总线上，控制RS485收发 器接收禁止和发送使能；

步骤103）通过计数判断一个1553B消息字是否结束，并判断是否为干扰信号； 如果检测接收的信号为干扰信号，则返回RS485到步骤101）的等待状态；

如果通过计数得知一个1553B消息字传输结束，则进入判断状态，判断有效消 息传输是否结束：如果检测到没有传输结束则控制RS485总线进入步骤102）的状 态，否则控制RS485总线进入步骤101）的等待状态，等待新的有效信号。

基于上述系统，本发明还提供了一种向1553B总线转发RS485总线上的有效信 息的控制方法，该方法用于实现权利要求3所述的向1553B总线转发RS485总线上 的有效信息，所述方法包含如下步骤：

步骤201）1553B总线等待RS485总线上信号有效，若有效，进入下一步骤， 否则继续等待；

步骤202）将RS485总线上的逻辑状态转发到1553B总线上，控制1553B收发 器接收禁止和发送使能；

步骤203）通过计数判断一个1553B消息字是否结束，如果通过计数得知一个 1553B消息字传输结束，则进入如下判断处理：判断有效消息是否结束，如果检测 到RS485总线上的信号仍然有效，则控制1553B总线进入步骤202）状态，否则控 制1553B总线进入步骤201）的等待状态，等待新的有效信号。

基于上述方法，本发明还提供了一种用于提高权利要求3所述的系统的可靠性 的方法，所述方法包含如下步骤：

步骤301）控制向1553B总线转发信息状态机和向RS485总线转发信息状态机 不同时有效；

步骤302）对输入FPGA控制单元的1553B收发器和RS485收发器输出的信号 进行同步，对1553B总线和RS485总线的信号抖动产生的干扰信号进行滤波处理、 并对1553B和RS485总线上不符合1553B消息字同步头定义的逻辑状态采取不转发 的措施。

为了解决对基于RS485总线收发器的1553B总线系统进行测试的问题，本发明 提出一种1553B总线与RS485总线通信转接系统的设计。利用本发明可以实现1553B 总线与RS485总线上的信息交换，适用于航空航天中具有1553B通讯的地检设备。

与现有技术相比，本发明的优点在于：

（1）运行可靠、使用方便；

（2）可作为航空航天中具有1553B通讯的地检设备；

（3）可靠性高、抗干扰能力强；

（4）设计思路实时性、实用性和适应性强。

附图说明

图1是本发明的通信转接系统的使用示意图；

图2是本发明的通信转接系统的硬件组成示意图；

图3是本发明的通信转接系统的一种具体实施方式示意图；

图4是本发明的通信转接系统的RS485收发器的电路图；

图5是本发明的通信转接系统的1553B收发器的电路图；

图6是本发明的通信转接板FPGA中向RS485总线转发信息状态机的示意图；

图7是本发明的通信转接板FPGA中向1553B总线转发信息状态机的示意图。

具体实施方式

现结合附图对本发明作进一步的描述。

本发明提供的一种1553B总线与RS485总线通信转接系统的设计方案，包括硬 件电路设计和通信控制的逻辑设计。

为了实现上述目的，本发明提供了一种1553B总线与RS485总线通信转接板的 设计方案，包括硬件电路设计（装置）和通信控制的逻辑设计（控制方法）。

上述技术方案中，所述的1553B总线与RS485总线通信转接板的硬件电路设计， 包括FPGA芯片1、1553B总线收发器2、1553B总线变压器3、RS485总线收发器4 和其他外围电路。其中，FPGA芯片1作为通信转接板的控制单元，实现1553B总 线与RS485总线上的信息交换和通信控制的逻辑；1553B总线收发器2作为1553B 总线的通信接口，用于发送和接收1553B总线上的信息；1553B总线变压器3作为 通信转接板在1553B总线上的耦合器，实现变压器耦合方式；RS485总线收发器4 作为RS485总线的通信接口，用于发送和接收RS485总线上的信息；其他外围电路 包括电源模块、复位电路、晶振、信号电源匹配电路、JTAG下载电路等。其中：

（1）所述的FPGA芯片1采用现有FPGA，比如Xilinx、Actel、Altera、Lattice 等公司的FPGA；

（2）所述的1553B总线收发器2采用现有1553B总线收发器，比如HOLT公 司的HI1573、HI1574、HI1568、HI1567等；

（3）所述的1553B总线耦合器3采用现有1553B总线耦合器，比如BETA公司 的B3226，PM公司的PM2725等；

（4）所述的RS485总线收发器4采用现有RS485总线收发器，比如TI公司的 55LBC176，Sipex公司的SP481E等。

上述技术方案中，所述通信转接系统的一种具体实施方式示意图如图3所示， 1553B总线耦合器采用的是BETA公司的B3226，1553B总线收发器采用的是HOLT 公司的HI1568，FPGA采用的是ACTEL公司的A3PE300，RS485收发器采用的是 TI公司的65LBC176，信号电源匹配芯片采用的是TI的74ALVC16225。本实施方案 中采用的芯片均有与之对应的高等级芯片，可以直接在空间环境和型号任务中应用。

上述技术方案中，所述通信转接系统的具体实施方式中的RS485收发器外围电 路图如图4所示，为了保证电路的可靠性和稳定性，将芯片的数据输出管脚（管脚 1RO）上拉；芯片的数据使能管脚（管脚3DE）下拉，默认情况不向RS485总线发 送数据，只有在接收到1553B总线上的有效信号后再向RS485总线发送；在芯片的 总线接口A、B管脚串联限流电阻50欧，防止RS485总线上其他终端出现短路故障 时产生的大电流烧毁芯片；电阻R18是RS485总线的终端匹配电阻，串联一个100pF 的小电容，可以减少静态电流并保证在总线没有数据传输的情况下芯片数据输出管 脚为高电平。

上述技术方案中，所述通信转接系统的具体实施方式中的1553B收发器外围电 路如图5所示，将芯片的发送禁止管脚13和18管脚拉高，保证芯片在默认情况下 发送不使能，只有在接收到RS485总线上的有效信号后再向1553B总线发送。所述 的通信转接系统通过耦合器B-3226连接到1553B总线上，具有良好的故障隔离特性。

上述技术方案中，所述的1553B总线与RS485总线通信转接板的通信控制逻辑 设计，包括对1553B总线上有效信息的检测逻辑、向RS485总线转发1553B总线上 有效信息的控制逻辑、对RS485总线上的有效信息的检测、向1553B总线转发RS485 总线上有效信息的控制逻辑和可靠性设计。

上述技术方案中，所述的1553B总线与RS485总线通信转接板的工作频率为 16MHz。

上述技术方案中，所述的FPGA中对1553B总线上有效信息的检测逻辑，通过 检测1553B收发器的接收输出的状态。1553B收发器从总线上接收到有效的1553B 消息时在两个管脚（RX，RXN）输出逻辑相反的电平，在无消息传输时这两个输出 管脚（RX，RXN）输出电平逻辑相同（同为高，或同为低）。因而对1553B总线上 有效信息的检测逻辑即是对1553B收发器的两个接收输出进行异或，结果为1表明 1553B总线上信息有效，进入向RS485总线转发信息的状态机。

上述技术方案中，所述的向RS485总线转发1553B总线上有效信息的控制逻辑， 通过FPGA中向RS485总线转发信息的状态机实现。向RS485总线转发信息的状态 机实现的功能包括将1553B总线上的逻辑状态转发到RS485总线上、RS485收发器 的接收使能和发送使能管脚的控制、判断消息是否结束、判断是否为干扰信号。

上述技术方案中，所述的对RS485总线上的有效信息的检测逻辑，通过检测 RS485收发器的接收输出的状态。RS485收发器在RS485总线无消息传输时输出管 脚（RXD）通常输出高电平，对RS485总线上有效信息的检测逻辑是对RS485总线 上的低电平进行检测（检测的是1553B消息字中同步头中的低电平），检测到有效低 电平时表明RS485总线上有信息传输，进入向1553B总线转发信息的状态机。

上述技术方案中，所述的向1553B总线转发RS485总线上有效信息的控制逻辑， 通过FPGA中向1553B总线转发信息的状态机实现。向1553B总线转发信息的状态 机实现的功能包括将RS485总线上的逻辑状态转发到1553B总线上、1553B收发器 的接收使能和发送禁止管脚的控制、判断消息是否结束、判断是否为干扰信号。

上述技术方案中，所述的可靠性设计包括对半双工通信的控制、抗干扰能力设 计等。其中，所述的半双工通信控制可以防止总线冲突，提高系统可靠性，实现方 式是在向1553B总线转发信息状态机和向RS485总线转发信息状态机前各加一个使 能信号，默认情况下这两个信号都有效，保证两个状态机实时地侦听两个总线的状 态，若一个状态机侦听到总线上的有效信号进入使能状态时，将另一个状态机的使 能信号无效。所述的抗干扰能力设计可以防止向总线上误发信息，提高系统的可靠 性，实现方式包括对进入FPGA的收发器输出信号进行同步、对总线的信号抖动产 生的干扰信号进行滤波、对总线上不符合1553B消息字同步头定义的逻辑状态采取 不转发的措施。

如图1所示，本发明在实际使用时的示意图，通信转接板通过变压器耦合的方 式接到1553B总线上，可以接收1553B总线上实时信息；通过终端匹配的方式接入 RS485总线上，可以接收RS485总线上的实时信息。

参考图2，本发明的硬件电路设计包括：FPGA1、1553B总线收发器2、1553B 总线变压器3、RS485总线收发器4和其他外围电路。其中，FPGA1作为通信转接 板的控制单元，实现1553B总线与RS485总线上的信息交换和通信控制的逻辑； 1553B总线收发器2作为1553B总线的通信接口，用于发送和接收1553B总线上的 信息；1553B总线变压器3作为通信转接板在1553B总线上的耦合器，实现变压器 耦合方式；RS485总线收发器4作为RS485总线的通信接口，用于发送和接收RS485 总线上的信息；其他外围电路包括电源模块、复位电路、晶振、JTAG下载电路等。 其中：

（1）FPGA1采用现有FPGA，比如Xilinx、Actel、Altera、Lattice等公司的FPGA；

（2）1553B总线收发器2采用现有1553B总线收发器，比如HOLT公司的 HI1573、HI1574、HI1568、HI1567等；

（3）1553B总线耦合器3采用现有1553B总线耦合器，比如BETA公司的B3226， PM公司的PM2725等；

（4）RS485总线收发器4采用现有RS485总线收发器，比如TI公司的55LBC176， Sipex公司的SP481E等；

（5）通信转接板的工作频率为16MHz。

下面对本发明中通信控制的逻辑设计做进一步的说明。

1553B总线与RS485总线通信转接板的通信控制逻辑设计，包括对1553B总线 上有效信息的检测逻辑、向RS485总线转发1553B总线上有效信息的控制逻辑、对 RS485总线上的有效信息的检测、向1553B总线转发RS485总线上有效信息的控制 逻辑和可靠性设计。其中：

对1553B总线上有效信息的检测逻辑，通过检测1553B收发器的接收输出的状 态。1553B收发器从总线上接收到有效的1553B消息时在两个管脚（RX，RXN）输 出逻辑相反的电平，在无消息传输时这两个输出管脚（RX，RXN）输出电平逻辑相 同（同为高，或同为低）。因而对1553B总线上有效信息的检测逻辑即是对1553B 收发器的两个接收输出进行异或，结果为1表明1553B总线上信息有效，进入向 RS485总线转发信息的状态机。

向RS485总线转发1553B总线上有效信息的控制逻辑，通过FPGA中向RS485总线 转发信息的状态机实现，如图6所示，包括三个逻辑状态，空闲、使能和判断状态。 空闲状态等待1553B总线上信号有效，若有效，进入使能状态。使能状态将1553B总 线上的逻辑状态转发到RS485总线上，控制RS485收发器接收禁止和发送使能，通过 计数判断一个1553B消息字是否结束，并判断是否为干扰信号。如果使能状态检测接 收的信号为干扰信号，则返回到空闲状态；如果使能状态通过计数得知一个1553B消 息字传输结束，则进入到判断状态。判断状态判断有效消息是否结束，如果检测到 总线上的信号（RX为低，表示传输的是数据字，RX为高，表示传输结束）仍然有效， 则进入使能状态，否则进入空闲状态，等待新的有效信号。图6中的485至1568箭头 上的6个条件分别为：条件1：检测RS485收发器接收管脚的有效信号，低电平；条件 2：计时的计数器加1；条件3：一个1553B消息字时间到；条件4：延时计数加1；条 件5：RS485收发器接收管脚的信号为低；条件6：RS485收发器接收管脚的信号为高。

对RS485总线上的有效信息的检测逻辑，通过检测RS485收发器的接收输出的 状态。RS485收发器在RS485总线无消息传输时输出管脚（RXD）通常输出高电平， 对RS485总线上有效信息的检测逻辑是对RS485总线上的低电平进行检测（检测的 是1553B消息字中同步头中的低电平），检测到有效低电平时表明RS485总线上有 信息传输，进入向1553B总线转发信息的状态机。

向1553B总线转发RS485总线上有效信息的控制逻辑，通过FPGA向1553B总线转 发信息的状态机实现，如图7所示，包括三个逻辑状态，空闲、使能和判断状态。空 闲状态等待RS485总线上信号有效，若有效，进入使能状态。使能状态将RS485总线 上的逻辑状态转发到1553B总线上，控制1553B收发器接收禁止和发送使能，通过计 数判断一个1553B消息字是否结束。如果使能状态通过计数得知一个1553B消息字传 输结束，则进入到判断状态。判断状态判断有效消息是否结束，如果检测到RS485 总线上的信号（RXD为低，表示传输的是数据字，RXD为高，表示传输结束）仍然 有效，则进入使能状态，否则进入空闲状态，等待新的有效信号。其中，图7中的1568 到485条件为：条件1：检测1553B收发器接收管脚的有效信号；条件2：计时的计数 器加1；条件3：一个1553B消息字时间到；条件4：延时计数加1；条件5：1553B收发 器接收管脚的信号有效；条件6：1553B收发器接收管脚的信号无效；条件7：有效信 号的时间宽度不符合1553B协议。

可靠性设计包括对半双工通信的控制、抗干扰能力设计等。其中，所述的半双 工通信控制可以防止总线冲突，提高系统可靠性，实现方式是控制向1553B总线转 发信息状态机和向RS485总线转发信息状态机不同时有效；所述的抗干扰能力设计 可以防止向总线上误发信息，提高系统的可靠性，实现方式包括对进入FPGA的收 发器输出信号进行同步、对总线的信号抖动产生的干扰信号进行滤波、对总线上不 符合1553B消息字同步头定义的逻辑状态采取不转发的措施。

以上是对本发明的1553B总线与RS485总线通信转接板的设计说明。

总之，本发明所述的系统包括FPGA芯片1、1553B总线收发器2、1553B总线 变压器3、RS485总线收发器4和其他外围电路。其中，FPGA芯片1作为通信转接 板的控制单元，实现1553B总线与RS485总线上的信息交换和通信控制的逻辑； 1553B总线收发器2作为1553B总线的通信接口，用于发送和接收1553B总线上的 信息；1553B总线变压器3作为通信转接板在1553B总线上的耦合器，实现变压器 耦合方式；RS485总线收发器4作为RS485总线的通信接口，用于发送和接收RS485 总线上的信息；其他外围电路包括电源模块、复位电路、晶振、信号电源匹配电路、 JTAG下载电路等。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管 参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明 的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均 应涵盖在本发明的权利要求范围当中。