集成电路和在集成电路内提供静电放电保护的方法

摘要

集成电路和在集成电路内提供静电放电保护的方法被公开。集成电路包含具有用于执行集成电路所需的处理功能的功能组件的功能电路系统及用于提供介于功能电路系统与集成电路的外部组件之间的接口的接口电路系统。集成电路由多层形成，包含其中构造了由标准单元形成的任何功能组件的组件级层、提供用于功能组件的功率分布基础结构的电力网层及介于电力网层及组件级层之间提供功能组件之间的互连的中间层。功能电路系统还包含至少一个ESD保护电路，ESD保护电路被构造为仅位于组件级层内以为相关联的一个或更多功能组件提供ESD保护。此方法能够在功能电路系统内部本地提供所需ESD保护，同时保持功能电路系统的功能组件之间的布局及布线的灵活性。

说明书

技术领域

本发明涉及具有静电放电（ESD）保护电路系统的集成电路及在集成 电路内提供ESD保护的方法。

背景技术

通常，集成电路将包含执行集成电路的处理功能所需的功能电路系统 以及用于提供介于功能电路系统与集成电路的外部组件之间的接口的接口 电路系统（经常称为输入∕输出(I/O)电路系统）。接口电路系统经常采用 I/O环的形式，该I/O环围绕功能电路系统并且整合了全部所需的I/O单元 以达到集成电路的输入∕输出的需要。

集成电路受到各种ESD源影响，因此有必要保护功能电路系统不受那 些ESD源危害。通常，通过将ESD保护电路整合至I/O环的相关I/O单元 内部来实现此目的。

由于集成电路的尺寸及复杂性增加并且整合了诸如多个电力域 （power domain）的功能，这可引起设计相关I/O环时的严重挑战。具体 地，由于I/O数量增加，故此引起I/O环内部的显著空间限制，导致需要 对各种I/O单元越来越空间有效的设计，包括整合ESD保护电路的I/O单 元。随着多个电力域带来的额外复杂性，亦有必要对所有各种电力域提供 适当的ESD保护。

集成电路实施技术的发展亦对ESD保护机构提供进一步挑战。举例而 言，用于集成电路的倒装芯片（flip-chip）装配技术提供凸块连接点阵 列，这允许在芯片内部的各处建立外部连接，而不受限于I/O环。尽管此 倒装芯片装配可提供改良的灵活性，例如在通过允许与适当的凸块连接点 进电力连接来建立多个电力域中的灵活性，但是由于I/O环内部的ESD保 护电路需要布线，故此倒装芯片装配使得为各种电力域提供适当ESD保护 的问题复杂化。

J Miller等人所撰写之文章“Comprehensive ESD Protection for Flip-Chip Products in a Dual Gate Oxide 65nm CMOS Technology”，EOS/ESD研讨会 06/186，4A，4-1至4-10，描述了倒装芯片产品中所使用的模块ESD箝位 轨（rail clamp）网络配置。根据所描述的技术，输出VDD (OVDD)段的所 有需要的ESD组件全部包含在用于该段的I/O单元内部，不需要电力∕接 地或隔片单元。尽管此方法由于更为有效的设计可使得在I/O环内部实现 空间节省，但是重要的问题是仍然出现如何有效地将功能电路系统内部的 功能组件组（例如，与特定电力域相关的一组功能组件）与提供于I/O环 内部的ESD保护组件耦合。具体地，若这组功能组件位于相对远离I/O环 处（例如，朝向集成电路的中心区域），则在某些情况下在介于这些组件 与I/O环内部相关ESD保护组件之间找到适当的布线路径是非常困难及不 可实行的。甚至当可找到布线时，若布线相对较长，则在介于功能组件与 ESD保护电路系统之间的路径中将存在额外电阻，该额外电阻可导致所需 ESD箝位电路尺寸的增加，从而增加I/O环内部的ESD保护电路系统的空 间需求。

P Juliano等人所撰写的文章“ESD Protection Design Challenges for a High Pin-Count Alpha Microprocessor in a 0.13μm CMOS  SOI Technology”，EOS/ESD研讨会论文集汇编2003，描述了一种集成电路布 置，其中，修改了布图规划以便将一定数量单独的I/O块整合至集成电路 的区域内部，而不是使用传统的I/O环。尽管使用此分布的I/O块可通过 允许相关I/O单元内部的ESD保护电路系统实体更接近相关功能组件来减 轻一些上文提到的布线问题，但是相较于I/O环，由于各种I/O块的放置 必须在布图规划（floor planning）阶段固定，故使用I/O块显著减少了灵 活性。在没有I/O环的情况下使用这些I/O单元亦影响灵活性，因为随后 需要使用倒装芯片实施来防止任何焊线（wirebond）封装的可能性。此 外，当考虑用于在基板上实施集成电路的各种层时，I/O单元通常非常 “高”，实质上占据组成集成电路的所有层。举例而言，考虑上述倒装芯 片实施，I/O单元通常将自硅基板延伸穿过所有层直到再分布层(RDL)。因 此，无论I/O块放置在何处，I/O块提供介于位于一侧上的功能组件及位于 另一侧上的功能组件之间之有效阻障，从而此举对集成电路设计造成非常 显著的限制。

因此，期望为集成电路提供改良的ESD保护布置。

发明内容

从第一方面看，本发明提供集成电路，该集成电路包含：包含设置为 执行集成电路所需的处理功能的功能组件的功能电路系统；及接口电路系 统，该接口电路系统设置为提供介于功能电路系统与集成电路的外部组件 之间的接口；集成电路由多个层形成，多个层包含组件级层（component level layers）、电力网层（power grid layers）及中间层，组件级层内部构 造由标准单元形成的任何这些功能组件，电力网层提供用于功能组件的功 率分布基础结构，中间层介于电力网层及组件级层之间，提供介于功能组 件之间的互连；功能电路系统进一步包含至少一个静电放电(ESD)保护电 路，该静电放电(ESD)保护电路被构造为仅位于组件级层内部从而为相关 的一个或更多个这些功能组件提供ESD保护。

根据本发明，集成电路包括至少一个ESD保护电路，该ESD保护电路 并未提供于接口电路系统内部，而是被构造为仅位于功能电路系统内部， 从而允许该ESD保护电路相对于该ESD保护电路提供ESD保护的功能组 件而言本地设置。此外，该ESD保护电路被构造为不延伸越过集成电路的 组件级层，并且因此该ESD保护电路具有类似于由标准单元形成的任何功 能组件的高度特征（profile）。由于该ESD保护电路没有延伸至组件级层 上方的层内，这允许必要的ESD保护机构相对于相关功能组件本地地设 置，而除了关于组件级层内部的ESD保护电路所需面积消耗之外，不会对 功能电路系统的功能组件的布局引起任何显著的限制。具体地，即使当上 述ESD保护电路中的一个或更多个提供于功能电路系统内部，在集成电路 设计的布局阶段期间用于将各种功能组件定位及互连的布置及布线工具对 功能组件的布置及对使用中间层的介于功能组件之间的布线方面保持了极 大的灵活性。

尽管本发明的ESD保护电路由于被限制为仅位于集成电路的组件级层 内部而提供了显著的布线灵活性，但是在一个实施例中，可通过将每一 ESD保护电路布置为提供至少一个穿过ESD保护电路但不被EDS保护电 路使用的通信信道来实现进一步的布线灵活性，每一通信信道提供介于由 ESD保护电路分离的第一和第二功能组件之间的通信路径。因此，在这些 实施例中，由于存在所述至少一个通信信道，介于由ESD保护电路分离的 功能组件之间的通信不能通过仅仅在覆盖组件级层的层中延行的连接路径 完成，而是实际上一个或更多条通信路径可经由组件级层自身内部的ESD 保护电路建立。

通信信道可以多种方式提供。然而，在一个实施例中，第一及第二功 能组件位于至少一行，并且每一通信信道通过至少一个布线轨（routing track）提供，该至少一个布线轨沿着所述至少一个行延行并穿过ESD保护 电路。因此，在这样的实施例中，ESD保护电路的设计为一个或更多个布 线轨直接穿过ESD保护电路而不连接至ESD保护电路的任何组件，从而 提供介于提供于ESD保护电路的任一侧的功能组件之间的通信路径。

组件级层可以多种方式形成。然而，在一个具体实施例中，组件级层 提供于基板上并包括金属2(M2)层，该金属2(M2)层形成组件级层的顶 层，该组件级层的顶层距离基板最远。因此，在这样的实施例中，提供于 功能电路系统内部的ESD保护电路被限制为不延伸越过金属2层。

现在考虑ESD保护电路所占据的面积，与ESD保护电路的高度相 反，ESD保护电路可以各种方式布置。然而，在一个实施例中，功能组件 布置在多个行中，每一行具有宽度（亦称为行高度），该宽度藉由标准单 元间距决定，并且每一ESD保护电路被构造占据整数个所述行。通过将 ESD保护电路限制为占据整数个行，这允许容易将ESD保护电路整合在 功能电路系统内部，而不引起任何额外面积损失（超过或高过高ESD保护 电路的组件所占据之面积）。

在一个实施例中，功能电路系统包含由多个这些功能组件形成的至少 一个宏单元装置，此宏单元装置延伸越过组件级层进入中间层以提供介于 该宏单元的功能组件之间所需的互连。此宏单元通常将通过电力网层供 电。宏单元的单个功能组件可由或可不由标准单元构造，但是不管宏单元 的单个功能组件是否由标准单元形成，宏单元的整体高度延伸越过组件级 层进入中间层，以允许容纳介于宏单元的功能组件之间的各种互连。当与 此宏单元相比较时，将理解由于实施例中的ESD保护电路的高度被限制为 不延伸越过组件级层并且此外ESD保护电路可选地具有至少一个穿过组件 级层内部的ESD保护电路的通信信道，故ESD保护电路对布置及布线工 具提供了显著较少的限制。

ESD保护电路可用于各种情况。在一个实施例中，多个电力域提供于 集成电路内部，并且所述至少一个ESD保护电路被设置为为特定电力域内 部相关的一个或更多个功能组件提供ESD保护。

在一个示例性实施中，如上所述功能电路系统可包括一个或更多个 ESD保护电路，此外接口电路系统可提供一个或更多个标准ESD保护元 件（例如，作为I/O环的I/O单元内部的组件）。在一个实施例中，可仅 通过上述实施例中的一个或更多个ESD保护电路、仅通过接口电路系统内 部的标准ESD保护元件或通过整合两种类型的ESD保护电路系统来提供 对任何特定电力域的ESD保护。

集成电路可以各种方式形成。然而，在一个实施例中，集成电路具有 倒装芯片实施，该倒装芯片实施提供凸块连接点阵列，并且经由该阵列中 的一些凸块连接点来提供对于特定电力域的电力供应。

在一个具体实施例中，用于为特定电力域提供电力供应的那些凸块连 接点位于远离接口电路系统的阵列区域中。因此，在这样的实施例中，使 用上述实施例中的ESD保护电路是有利的，该ESD保护电路提供作为功 能电路系统的部分并被限制为仅位于组件级层内部，而不是试图使用提供 于接口电路内部的任何标准ESD保护元件（这将引起布线问题及∕或加剧 接口电路系统内部的面积限制）。

存在用于将上述实施例中的ESD保护电路插入至功能电路系统内部的 多种机制。然而，在一个实施例中，在集成电路设计过程的布局阶段期 间，每一个这样的ESD保护电路通过布置及布线工具被插入至功能电路系 统内部。根据此ESD保护电路所占据的面积，在某些实施方式中可能将 ESD保护电路被例示为标准单元，从而进一步简化在设计过程的布局阶段 期间根据需求将ESD保护电路整合至功能电路系统内。

从第二方面看，本发明提供一种方法，该方法提供用于集成电路的静 电放电保护，该集成电路具有：包含用于执行集成电路所需的处理功能的 功能组件的功能电路系统，及用于提供接口介于功能电路系统与集成电路 的外部组件之间的接口的接口电路系统，该集成电路由多个层形成，该多 个层包含组件级层、电力网层及中间层，组件级层内部构造了由标准单元 形成的任何这些功能组件，电力网层提供用于功能组件的电力分布基础结 构，中间层介于电力网层及组件级层之间提供介于功能组件之间的互连， 该方法包含以下步骤：决定执行集成电路所需的处理功能所需要的功能组 件；识别需要静电放电(ESD)保护的功能组件组；及针对所识别的组中的 至少一者，在与该组相关的功能电路系统内部提供至少一个ESD保护电 路，所述至少一个ESD保护电路的每一个被构造为仅位于组件级层内部以 对该组提供ESD保护。

在一个具体实施例中，针对所识别的每一组，该方法进一步包含以下 步骤：应用预先决定的标准以决定是使用功能电路系统内部的至少一个 ESD保护电路还是使用接口电路系统内部的ESD保护元件来为相应组提 供ESD保护。所采用的预先决定的标准可采取各种形式，但是在一个实施 例中可考虑所识别的组在集成电路内部的位置，例如所识别的组距离接口 电路系统有多远。

从第三方面看，本发明提供一种集成电路，该集成电路包含：包含用 于执行集成电路所需的处理功能的功能组件构件的功能电路系统构件；及 用于提供介于功能电路系统构件与集成电路的外部组件之间的接口的接口 电路系统构件；该集成电路由多个层形成，该多个层包含组件级层、电力 网层及中间层，组件级层内部构造了由标准单元形成的任何这些功能组件 构件，电力网层用于提供用于功能组件构件的电力分布基础结构，中间层 介于电力网层及组件级层之间用于提供介于功能组件构件之间的互连；功 能电路系统构件进一步包含至少一个静电放电(ESD)保护构件，该静电放 电(ESD)保护构件仅位于组件级层内部用于为这些功能组件构件中的相关 的一个或更多者提供ESD保护。

附图说明

参考附图中所图示的本发明的实施例，本发明将仅通过举例来进一步 描述，其中：

图1为示意性地图示可使用实施例中的技术的集成电路的示图；

图2为图示集成电路内部各种类型单元（包括一个实施例中的ESD箝 位单元）所占据的高度的示图；

图3示意性地图示根据一个实施例形成图2的组件级层的各层；

图4A及图4B图示根据一个实施例如何可将一个实施例中的ESD箝 位单元整合至功能电路系统的布局中介于两个标准单元之间；

图5示意性地图示可使用实施例中的技术的倒装芯片实施；

图6示意性地图示根据一个实施例如何可在图1的功能电路系统内部 建立各个电力域；

图7A及图7B示意性地图示根据一个实施例如何可使用实施例中的 ESD箝位单元为集成电路内部的各种电力域提供局部ESD保护；

图8图示在集成电路的倒装芯片实施内使用I/O环的单元来提供ESD 保护可能产生的问题；

图9图示根据实施例在使用ESD箝位单元时如何可解决参阅图8所讨 论的问题；

图10图示根据一个实施例如何可在组件级层中的各种组件（包括实 施例中的ESD箝位单元）及经由凸块连接点所提供的电力供应之间建立连 接；

图11为图示根据一个实施例在布置及布线过程期间可作出决定以便 决定如何为特定功能组件块提供ESD保护的流程图；

图12A至图12C图示可用于形成实施例中的ESD保护电路系统的各 种形式的电路系统；

图13A至图13C示意性地图示根据一个实施例的ESD保护电路的布 局；及

图14A至图14C图示根据一个实施例的使用图13A至图13C中的电 路系统的布局如何可实现各种尺寸的ESD保护箝位结构。

具体实施方式

图1示意性地图示可使用实施例中的技术的集成电路。如图1所示， 集成电路包括功能电路系统20，功能电路系统20包含多个功能组件25， 这多个功能组件25设置为执行集成电路所需的处理功能。在设计半导体 集成电路的设计中，已知提供自动化工具及单元库，这些自动化工具使用 规划的集成电路的功能设计（例如，以该设计的门级网表（gate level netlist）或寄存器传送语言高级表示的形式），单元库提供一组标准单元 （标准单元定义功能组件，并且为根据功能设计构成集成电路的布局的 “构造块”）以便产生集成电路的布局。在一个实施例中，功能电路系统 20的至少一些功能组件25由这些标准单元形成。

通常，通过自动化工具将标准单元布置于行28中并且（行被视为水 平延行）每一标准单元的左边界及右边界使得任何给定标准单元可邻近于 任何其它给定标准单元放置。因此，自动化工具自由选择将哪个标准单元 放置在哪里以便以低的布线负担满足功能设计的要求。尽管一些标准单元 可以具有为行宽度（亦称为行高度）的整数倍的宽度，但是一些标准单元 可被限制为适配于单个行内。

在图1的实施例中，形成接口电路系统的I/O环10围绕功能电路系统 20，该接口电路系统用于提供介于功能电路系统与集成电路的外部组件之 间的接口。通常，I/O环由多个I/O单元15组成，用于提供特定的I/O连 接。

图2图示可提供于集成电路内部的各种类型的单元并且给出对各种类 型单元的相对高度（亦即，垂直于图1所图示的平面图）的指示。如图所 示，集成电路由建立在硅基板90上的多个层形成。具体地，建立在硅基 板90上方的第一多个层形成组件级层65，在组件级层65中形成单个的功 能组件。具体地，由标准单元80形成的任何功能组件将仅位于这些组件 级层内。还提供了电力网层55用于建立用于各种功能组件的电力分布基 础结构，随后数个中间层60提供介于电力网层55与组件级层65之间，以 提供功能组件之间的互连。这些互连可采取各种形式，例如，直接点到点 连接、汇流连接结构等。在一些实施例中，这些中间层亦可用于执行电力 偏置功能。在一些实施中，在电力网层55上方还将存在一层或更多层。 举例而言，考虑到倒装芯片实施，再分布层(RDL)55将提供在电力网层55 上方。

不仅包括单个的功能组件，功能电路系统亦可包括一个或更多宏单元 75。宏单元装置由多个功能组件形成，及如图2所示宏单元装置通常在垂 直方向上延伸越过组件级层进入中间层内以便容纳介于宏单元的各功能组 件之间所需要的连接。

如图2所示，具有I/O环的I/O单元70几乎占据集成电路的整个垂直 高度，延伸穿过组件级层、中间层并通常穿过电力网层。

根据所描述的实施例，提供新颖的ESD箝位单元85，ESD箝位单元 85被构造为仅位于功能电路系统内，从而使得其能够靠近需要ESD保护 的功能组件放置。此外，如图2所示，ESD箝位单元85被构造为仅位于 组件级层65内，从而保持了中间层60中用于建立介于各种功能组件之间 的连接的灵活性。

图3图示根据一个实施例的形成组件级层65的各种层。具体地，如 图所示，一个或更多扩散层92提供于基板90中或基板90上，在扩散层 92上方提供多晶硅层93。在多晶硅层上方为金属1层94，该金属1层94 通过通孔（via）层95与金属2层96分离。金属2层形成组件级层65的 顶层，因此可见，描述的实施例中的ESD箝位单元85被限制为不延伸越 过金属2层96。这为在功能电路系统内根据需要及在有需要时为此ESD 的形成提供了显著的灵活性，而不显著限制在设计的布局阶段期间所使用 之布置及布线工具，从而提供及互连形成功能电路系统所需的要求的功能 组件。

图4A图示两个标准单元100、110，两个标准单元100、110在布置及 布线过程期间可并排放置。在图4A中，提供平面图而非正视图，并且每 一标准单元具有等于一个或更多行的宽度。布线轨115沿着行延伸并提供 介于沿着列放置的各种标准单元之间的通信路径。

图4B图示根据实施例的ESD箝位单元如何可插入两个标准单元之间 同时允许布线轨继续用作介于行中的标准单元之间的通信路径。具体地， ESD箝位单元120被设置为使得该ESD箝位单元120可位于任何两个标准 单元之间，而不中断这些标准单元的操作。尽管ESD箝位单元可具有与邻 近于该ESD箝位单元的标准单元相同的宽度，但是ESD箝位单元可具有 超过那些标准单元的宽度的宽度，如图4B示意性地所示。然而，通常将 宽度设置等于整数个行宽度以便允许在布置及布线过程中的最佳整合而无 额外面积损失（超过或高于ESD箝位单元本身所需面积）。一个或更多布 线轨115被布置为穿过ESD箝位单元120，而不被ESD箝位单元本身的任 何组件使用，从而提供穿过组件级层内的ESD箝位单元的至少一个通信信 道。因此，不论是否存在ESD箝位单元120，在特定行中的标准单元可经 由布线轨继续彼此通信。此外，将可从上述图2中明显看出，由于ESD箝 位单元120被限制为不延伸越过组件级层65，故介于标准单元之间的互连 亦可在中间层60内容易地实现。

图5示意性地图示倒装芯片实施方式。在此实施方式中，印刷电路板 (PCB)220具有数个连接球230，并且提供于PCB 220上的每一集成电路经 由多个凸块210耦接至PCB。图5中一个这样的集成电路通过集成电路 200图示。集成电路以反向（“倒装”）布置安装至PCB上，使得基板远 离PCB，并且RDL层为凸块210提供接触层以连接集成电路200与PCB 220。

凸块形成为x及y尺寸的数组，为外部信号到集成电路200内的功能 组件的特定块的连接提供很大的灵活性。具体地，不需要经由I/O环将所 有这些信号路由至集成电路200。然而，传统上，所有ESD保护电路系统 被提供于I/O环内，并且由于需要提供回到I/O环的路由路径来提供必要 的ESD保护，故在某些情况下利用凸块连接已经具有问题，例如，当凸块 连接用于提供到相对远离I/O环的组件块的电力供应连接时。这样的布线 路径可能难以建立，并且即使可建立这样的布线路径，这样的布线路径可 引起显著的阻抗损失，这需要在提供于I/O环内的任何ESD结构中获得补 偿。迄今为止，这对在任何具体实施中实务上如何可使用凸块210设置了 某些限制。

使用凸块210非常有用的一个应用是在多个电力域区域中。具体地， 如图6所示，功能电路系统可以进一步划分以便提供存在于单独隔离的电 力域中的组件。在图6的实例中，图示了五个电力域250、260、270、280 及290。当电力域相对靠近I/O环时，可以使用覆盖这些电力域的凸块连 接210来建立必要的电力供给接触，同时仍然使用I/O环内的现有ESD箝 位结构来以提供ESD保护。然而，当讨论的电力域不靠近I/O环时，例如 图6中电力域270所图示，此情况可尤其成为问题。在一些例子中，在使 用本发明的ESD箝位单元之前，由于对于必要的ESD保护没有明确路径 可用于提供回到I/O环的链路，故将不可能为组件块提供单独隔离的电力 供应。然而，使用实施例中的上述ESD箝位单元，上述ESD箝位单元仅 位于功能电路系统内并被限制为仅位于组件级层内，使得可容易地实现此 电力域划分，同时支持需要的ESD保护。

参阅图7A及图7B示意性地图示此情况。如图7A中示意性地图示， 凸块技术提供在芯片内许多不同位置处的连接能力，但是迄今为止必要的 ESD保护结构仅可提供于I/O单元内，这些I/O单元通常位于芯片周边的 I/O环内，因此不能有效地保护任何隔离的要直接地仅连接至芯片中间处 的凸块的核心电力域（例如，如图7A中通过连接VDD2至VDD5示意性 地图示）。因此，在此实例中，I/O环内现有的ESD箝位结构310、325仅 可与集成电路周边附近所提供的电力供给焊盘300、305、315、320（支持 连接VDD1、VDD6及VSS）相关联使用。此外，即使在可建立自特定电 力域回到I/O环的适当的布线以便整合必要的ESD保护特性的情况下，这 些路径的阻抗可导致一些额外电压降，这些电压降减少I/O内的这些ESD 箝位结构的效用。

然而，如图7B所示，当使用所描述的实施例中的ESD箝位单元时， 由于标准单元兼容所描述的实施例中使用的箝位结构的布局，可实现对 ESD风险的局部解决方案，而不干扰经由布置及布线工具的标准单元布置 （整合ESD单元的面积偿罚除外）。因此，在图7B中，ESD箝位结构 337、347、357、367代表所描述的实施例中的ESD箝位结构，这些完全 位于功能电路系统内并被限制为仅位于组件级层内。这样的ESD箝位电路 可容易地整合到设计中，并提供执行ESD保护的高效解决方案。

图8示意性地图示当试图使用I/O环内的ESD箝位结构时关于隔离的 电力域可能出现的问题。具体地，图8图示在提供于顶部的凸块连接420 的阵列内在芯片的RDL层俯视的平面图。I/O环400亦图示为围绕功能电 路系统410的边缘。对于位置接近I/O环的隔离电力域430，可通过凸块 连接435、440提供VDD及VSS连接，同时容易地提供RDL连接路径 439、444至I/O环400内相关联的ESD箝位结构437、442。然而，对于 更为远离I/O环400的隔离电力域445，由于诸如电子迁移、串联阻抗及 规定某一最小值RDL轨宽度的ESD电流能力限制及规定某一间距的凸块 尺寸的问题，故提供必要的RDL布线轨485、490至I/O环内的相关联 ESD箝位结构470、475显然更成问题。实际上，受当前技术限制，已经 发现穿过多于四行或五行凸块连接时，找到用于这样的RDL轨的适当布 线经常不可实行或至少是低效的。在可建立布线轨的情况下，布线轨相对 高的阻抗（归因于布线轨的长度）可能要求I/O环内相对应的ESD箝位结 构470、475制造得相对较大。此外，有时亦有必要在ESD箝位结构 470、475两侧提供隔离结构480，从而加剧I/O环内的空间限制问题。

图9图示相同的隔离电力域结构，但是指示出根据所描述实施例中的 ESD箝位电路495如何可布置介于隔离电力域445内一行或更多行组件内 的相关标准单元460、465之间，以便本地提供需要的ESD保护，避免需 要将RDL布线导线自VDD及VSS凸块连接450、455提供至I/O环。因 此，I/O环内不再需要原本要求的ESD箝位结构，从而在I/O环上为其它 I/O单元腾出空间。

图10示意性地图示根据一个实施例如何可将图9的两个标准单元 460、465及中间ESD箝位单元495连接至图9的VDD及VSS凸块连接 450、455。凸块连接450、455分别安装于RDL焊盘525、535上，随后焊 盘525、535连接至电力网层55内相对应的VDD及VSS电力线515、 520。标准单元460、465及ESD箝位单元495中的每一者分别具有相关联 的柱子550、560、555，这些柱子被提供通过中间层以为那些单元建立电 力供给及接地连接以及提供介于单元之间的信号汇流连接。如图10示意 性地图示，每个柱子由多个金属层及中间通孔连接组成。在一个实施例 中，当决定相关柱子如何设计尺寸以便匹配可靠性限制及IR位降限制 时，考虑每一单元的功能及每一单元相对应的驱动力量及功率消耗。布置 及布线工具可设置以使用限制文档来决定此柱子的尺寸。因此，一些标准 单元（诸如标准单元460）可仅需要单个柱子用于电力供给线及单个柱子 用于接地线，同时其它标准单元，诸如标准单元465，可需要多个电力供 给及接地柱子，例如，以解决电子迁移引起的老化问题。ESD箝位单元 495亦通常将具有多个电力供给及接地柱子，但是在此情况下，它们被提 供用来处理可能经过ESD箝位单元的相对高的电流及用于限制ESD引起 的IR位降、自发热或甚至退化。

图11图示当执行布置及布线操作时如何在功能电路系统内提供的本 地ESD箝位结构和I/O环内提供的标准ESD箝位结构之间进行选择的流 程图。在步骤600，决定是否存在需要电力隔离的功能组件块。电力隔离 可出于电力管理理由，但或者可出于其它理由而提供，例如噪声隔离。当 决定存在需要电力隔离的块时，过程进行至步骤610，在步骤610决定是 否可提供对周边I/O环的有效访问。若可提供对周边I/O环的有效访问， 则可在步骤620执行将块连接至提供ESD箝位功能的I/O单元的标准机 制。然而，若不能对周边I/O环有效访问，则（如在步骤630所图示）根 据所描述的实施例中的一个或更多ESD箝位单元可本地提供于功能块自身 内以便提供需要的ESD保护。

图12A至图12C图示可用于提供所描述的实施例中的ESD箝位单元 的结构的各种实例。如图12A的实例所示，与电阻器660串联的电容器 655可用于提供输入至放大器电路665，放大器电路665由一系列变换器 组成（在此实例中由两个反向器组成）。放大器电路的输出随后提供至场 效晶体管(Field Effect Transistor;FET)650的栅极。在此实施例中，FET被 制造得相对较大，由此可承受当执行ESD保护功能时需要消散的非常大的 电流。当此电路操作良好时，此电路通常相对较大，因此将占据功能电路 系统内的多个行。

图12B的电路系统执行基本上相同的功能，但是不包括放大器电路系 统665并且完全依赖金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor;MOSFET)寄生双极NPN传导。当此 电路可制造得较小时，由于此FET结构的较高的触发电压及因其导通阻抗 而降低的预算，故可能有必要提供电路的多个并且分布的实例以便提供所 需要的嵌位电压电平以用于有效的ESD保护。

图12C图示使用一对双极结晶体管670、675的ESD箝位结构的另一 示例性实施例，晶体管670为PNP型晶体管并且晶体管675为NPN型晶 体管（此结构经常称为闸流体、硅控整流器(Silicon Controlled Rectifier; SCR)，或（具有串联二极管680的）二极管触发SCR (Diode Triggered SCR;DTSCR)）。串联二极管680连接介于晶体管670的基极与晶体管 675的基极之间，同时电阻器690连接介于晶体管675的基极与地之间。 此实施例可提供适当的ESD箝位电路，其以相对较小的尺寸用于其电流承 载能力。

图13A图示可使用的ESD箝位结构的一个具体实施例，而图13B及 图13C图示如何在组件级层65的单个层内建立各种组件。具体地，图 13B图示扩散层及多晶硅层，并且已经使用图13A中所使用的组件名称标 注各种组件。图13C随后图示如何将金属1层及金属2层用于形成组件中 的每一者。为避免使一些细节模糊，没有将组件名称添加至图13C，但是 组件位于与图13B中所标识的相同位置。

图14A至图14C图示如何将图13A至图13C的基本设计用于建立不 同尺寸的ESD保护箝位结构。图14A直接对应于图13B并且图示箝位结 构的单个样例。然而，如图14B所示，如有需要，可重复提供大的FET及 最后的反向器（由晶体管P5及N2形成）的设计部分以便提供较大的箝位 结构。实际上，如图14C所示，如有需要，可提供FET的多个实例，同时 相关的最后的反向器，同时保留电容器、电阻器及双反向器结构不变。

布线轨可被提供为在电容器、电阻器及双反向器所占据的面积内穿过 箝位单元，以便提供介于提供于功能电路系统内的箝位结构的两侧上的功 能组件之间的通信信道。

因此，可见ESD箝位单元的尺寸可随需要及实施限制容易地适应。具 体地，若需要箝位单元具有图14C所示的尺寸，则只要空间限制允许，此 箝位单元可形成为单个结构，但是若无足够空间，则图14B所示的两个结 构可用于提供相同水平的ESD保护，或实际上必要时可使用图14A的结 构的四个实例。

从上述实施例将可看出这些实施例提供一种用于在功能电路系统内本 地提供ESD保护而无需连接至周边I/O环的机制。这在倒装芯片实施中尤 其有用，在倒装芯片实施中凸块连接可用于提供到隔离的电力域的电力供 给连接点，其中功能电路系统内的本地ESD箝位结构用于提供需要的 ESD保护。所描述的方法允许容易地并且较早地整合ESD保护结构，代 价是这些结构需要占据一定面积。所描述的ESD保护箝位单元设计完全与 标准单元兼容，由此最小化了在芯片的核心功能内整合这些单元的影响， 同时允许在SoC设计阶段早期（例如，与合成同时）进行此整合。

可提供最佳化布局实施，该最佳化布局实施例如通过参考一些ESD具 体EM限制提供了足够的金属及通孔数量以与ESD电流密度兼容。提供了 适当的布局环境，用于最佳化布置及布线布置。具体地，可布置金属2间 距及外形尺寸以提供良好的金属网兼容性，以便允许所有相邻的标准单元 适当地偏压，而无EM/IR限制。ESD单元的宽度可调整为标准单元间距以 便允许最佳整合，而无面积损失（因为无需空隙）。此外，可提供一个或 更多个布线信道穿过单元以便允许介于位于ESD单元的两侧上的功能组件 之间的通信路径。而且，ESD单元的设计被限制以便不延伸越过金属2 层，从而在覆盖层中直到顶部金属电力网层赋予布置及布线工具更大的灵 活性。另外，可为ESD单元建立专用的布置及布线限制以允许容易的布置 及布线工具自动布置（从而对ESD单元附近的标准单元不带来影响，及从 而最佳化ESD效率）。

这些特征允许在SoC设计流程中容易地并且较早地使用ESD单元 （理想地是在布图规划（floor-planning）阶段），此举将减轻后期对设计 的困难改变的要求（由于需要在SoC开发流程中后期阶段侦测ESD保 护，故该要求在以前经常被视为是必需的）。亦已经发现通过使用上述实 施例中的技术在功能电路系统内本地且分布地提供ESD箝位单元，可以在 充电装置模型(CDM;Charge Device Model)ESD应力条件下本地地限制电 压上升，当仅使用I/O环内的ESD箝位单元时（特别是在大的SoC芯片情 况下）在CDM ESD应力条件下本地地限制电压上升传统上是难以实现 的。

由于通过倒装芯片装配技术使得在功能电路系统中可进行直接电力偏 置并且在大的芯片及高级技术（采用许多阻抗性金属层）中越来越多地需 要直接电力偏置以便最小化IR位降及噪声灵敏度，上述实施例中的ESD 箝位单元解决方案很可能在将来的许多SoC芯片设计中非常有用。ESD箝 位单元解决方案与布置及布线流程及标准单元布置及布线限制的完全兼容 性将使得ESD保护在SoC开发流程中较早地得到管理以提供更佳的整 合。

尽管本文已描述本发明的具体实施例，但是显而易见的是本发明不限 制于该具体实施例并且可在本发明的范围内进行许多修改及增加。举例而 言，在不背离本发明的范围的情况下可将独立权项的特征与从属权项的特 征进行各种组合。