用于半导体装置中的衬垫下电路的衬垫设计

摘要

本发明涉及用于半导体装置中的衬垫下电路的衬垫设计。半导体装置的实施例包含半导体衬底及安置在所述半导体衬底内的腔，所述腔至少从所述半导体衬底的第一侧延伸到所述半导体衬底的第二侧。所述半导体装置还包含绝缘层，所述绝缘层安置在所述半导体衬底的所述第一侧上且涂覆所述腔的侧壁。包含接合衬垫的导电层安置在所述绝缘层上。所述导电层延伸到所述腔内且连接到安置在所述半导体衬底的所述第二侧下方的金属堆叠。穿硅通孔衬垫安置在所述半导体衬底的所述第二侧下方且连接到所述金属堆叠。所述穿硅通孔衬垫经定位以接受穿硅通孔。

说明书

技术领域

本发明大体上涉及半导体装置，且尤其是但又不专门涉及用于集成电路的衬垫结 构。

背景技术

例如集成电路(“IC”)或芯片的半导体装置是由表面上的多个接合衬垫形成的，且 提供芯片上接口以将所述半导体装置上的信号电耦合到外部芯片外引脚。当IC的大小 随着不断进步的科技而减小的时候，衬垫的大小和间距并没有以相同的速度减小。结果， 接合衬垫及与接合衬垫相关的结构占据了IC上的面积的更多百分比。

图1A为包括接合衬垫125的常规IC100的平面仰视图。图1B为IC100及一个接 合衬垫125的部分的剖面图。IC100包括接合衬垫125、半导体衬底130及金属堆叠140。 金属堆叠140包括在电介质层150内所形成的金属互连层M1、M2、M3及M4。接触件 160将金属堆叠140的一个金属互连层耦合到另一金属互连层。层间电介质(“ILD”)170 使半导体衬底130与金属堆叠140隔离。

上述接合衬垫结构的一个缺点就是半导体衬底130的大部分被移除以便容纳接合衬 垫125。因此，用于电路构造的半导体衬底130的数量减少。随着接合衬垫占据IC面积 的百分比的增加，就需要能够支撑接合衬垫下电路的接合衬垫结构。

发明内容

本发明的一个实施例涉及一种图像传感器，其包括：半导体衬底，其包括由外围电 路区域围绕的光敏区域；腔，其安置在所述半导体衬底的所述外围电路区域内，所述腔 至少从所述半导体衬底的第一侧一直延伸到所述半导体衬底的第二侧；绝缘层，其安置 在所述半导体衬底的所述第一侧上且涂覆所述腔的侧壁；包括接合衬垫的导电层，其安 置在所述绝缘层上及所述半导体衬底的所述第一侧上，其中所述导电层延伸到所述腔内 且连接到安置在所述半导体衬底的所述第二侧下方的金属堆叠；及穿硅通孔(“TSV”) 衬垫，其安置在所述半导体衬底的所述第二侧下方且连接到所述金属堆叠，其中所述 TSV衬垫经定位以接受TSV。。

本发明的另一实施例涉及一种半导体装置，所述装置包括：半导体衬底；腔，其安 置在所述半导体衬底内，所述腔至少从所述半导体衬底的第一侧延伸穿过所述半导体衬 底的第二侧；绝缘层，其安置在所述半导体衬底的所述第一侧上且涂覆所述腔的侧壁； 导电层，其安置在所述绝缘层上且安置在所述腔内，其中所述导电层包括所述半导体衬 底的所述第一侧上的接合衬垫，且其中所述导电层连接到所述腔的底部处的金属堆叠， 其中所述腔的所述底部位于所述半导体衬底的所述第一侧的对面；及穿硅通孔(“TSV”) 衬垫，其安置在所述半导体衬底的所述底部的下方且连接到所述金属堆叠，其中所述 TSV衬垫经定位以接受TSV。

本发明的另一实施例涉及一种用于制造半导体装置的方法，所述方法包括：提供其 中安置有电路的半导体衬底；在所述半导体衬底的第二侧下方形成金属叠，其中所述金 属叠层包含穿过硅通道(“TSV”)衬垫，且其中所述TSV衬垫经定位以接受TSV；形成 穿过半导体衬底的腔；在所述半导体衬底的第一侧上及所述腔的侧壁上形成绝缘层；从 所述腔的底部移除所述绝缘层的一部分，其中所述腔的所述底部位于所述半导体衬底的 所述第一侧的对面；及在所述绝缘层上形成导电层且将所述导电层安置在所述腔内，其 中所述导电层在所述半导体衬底上方形成接合衬垫，且其中所述导电层在所述腔的所述 底部处连接到所述金属堆叠。。

附图说明

参考附图描述本发明的非限制性及非详尽的实施例，其中在各种视图中相同的参考 数字指相同的部分，除非另有规定。

图1A为常规集成电路的平面仰视图，其展示接合衬垫。

图1B为通过图1A中的常规集成电路的部分的线1B到1B′的剖面图。

图2A为根据本发明的一个实施例说明展示接合衬垫的集成电路的平面底部的平面 图。

图2B为根据本发明的一个实施例的通过图2A中的集成电路的线2B到2B′的剖面 图。

图2C为通过线2B到2B′的部分的剖面图，其根据本发明的一个实施例更详细地说 明图2A中的集成电路。

图3为根据本发明的一个实施例说明制造半导体的过程的流程图。

图4为根据本发明的一个实施例说明成像传感器的功能框图。

图5为根据本发明的一个实施例说明图像传感器内的两个图像传感器像素的样本像 素电路的电路图。

具体实施方式

本文描述了半导体装置的实施例及制造半导体装置的方法。在以下描述中陈述了大 量具体细节以提供对所述实施例的彻底理解。然而，所属领域的技术人员应了解，可以 在没有一个或一个以上所述具体细节的情况下，或者在其它组件、材料的情况下实践本 文所描述的技术，等等。在其它实例中，没有详细展示或描述众所周知的结构、材料或 操作，以避免使某些方面模糊不清。

在整个本说明书中对“一个实施例”或“一实施例”的引用意味着结合所述实施例 所描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。因此，在整个本 说明书中的各处的短语“在一个实施例中”或“在一实施例中”的出现并不一定全都指 相同的实施例。此外，可在一个或一个以上实施例中以任何合适的方式将所述特定特征、 结构或特性进行组合。虽然参考正在描述的图的定向使用了例如顶部、底部、下及上的 方向术语，但是这不应当解释为对实施例的定向的任何种类的限制。

如本文所使用，术语“衬底”指使用半导体材料(举例来说，基于硅、硅锗、锗、砷 化镓及/或类似物的半导体材料)所形成的多种衬底中的任一者。衬底层可包括此衬底及 已经对衬底执行的操作(举例来说，在衬底中形成区域、结及/或其它结构的此类操作)所 产生的一个或一个以上结构。举例来说而非限制，此类结构可包括一个或一个以上经掺 杂半导体区域及/或未经掺杂半导体区域、硅的外延层及在所述衬底上形成的其它半导体 结构。

图2A为根据本发明的一个实施例说明集成电路的平面底部及多个接合衬垫的平面 图。在图2A中，后侧照明(“BSI”)图像传感器200被说明为集成电路(“IC”)的一个 实例。在BSI图像传感器200中，安置在图像传感器像素阵列的衬底内的光敏区域被暴 露于来自衬底后侧的入射光。在本发明的其它实施例中，IC可为前侧照明(“FSI”)图像 传感器或某一其它类型的电子电路。

在所说明的实施例中，BSI图像传感器200包括外围电路区域220所围绕的光敏区 域210。接合衬垫(举例来说，接合衬垫225)及腔(举例来说，腔226)可位于外围电路区 域220内以使其不阻挡来自光敏区域210的入射光。光敏区域210可含有图像传感器像 素阵列。在所说明的实施例中，腔226位于外围电路区域220的外部周边上以增加可用 的半导体衬底面积。在其它实施例中，腔226比接合衬垫225离光敏区域210更近。接 合衬垫225通过线接合连接使BSI图像传感器200内部的信号在外部可用。

图2B为沿着图2A中的线2B到2B′取得的BSI图像传感器200的剖面图。所说明 的BSI图像传感器200的实施例包括接合衬垫225、腔226、半导体衬底230、光敏元件 231、外围电路232及处置衬底260。接合衬垫225及腔226可在半导体衬底230的后侧 上形成。半导体衬底230可为P型的且可被称为外延层。形成在半导体衬底230的前侧 上的光敏元件231表示可安置图像传感器像素阵列的地方。光敏元件231可包括光电二 极管及传递门。外围电路232(又被说明为形成于半导体衬底230的前侧上)可包括与光 敏元件231相关联的控制电路、功能逻辑电路及读出电路。外围电路232可独自驻留在 外围电路区域220内或驻留在外围电路区域220及光敏区域210内。在一个实施例中， 光敏元件231为N型。然而，所属领域的技术人员应了解，在其它实施例中，掺杂极性 可为不同的。举例来说，光敏元件231可为P型的，而半导体衬底230可为N型的。

图2C为通过线2B到2B′的一部分的剖面图，其比图2B更详细地说明BSI图像传 感器200。图2C说明P+层233、抗反射(“AR”)层234、绝缘体270、导电层275、衬 垫绝缘体290、腔侧壁295及层间电介质(“ILD”)层240。P+层233安置在半导体衬底 230的后侧上，且抗反射(“AR”)层234安置在P+掺杂剂层233上。在所说明的实施例 中，绝缘体270安置在AR层234上，且绝缘体270也涂覆腔侧壁295。在一个实施例 中，导电层275安置在绝缘体270上且导电层275也延伸到腔226内。接合衬垫225为 安置在半导体衬底230上的导电层275的部分。衬垫绝缘体290可安置在导电层275的 若干部分上，但是将暴露接合衬垫225的至少一部分。涂覆腔侧壁295的绝缘体270可 使安置在腔内的导电层275的部分与半导体衬底230电隔离。

在所说明的实施例中，腔226安置在外围电路区域220内的半导体衬底230内。可 在衬底230中蚀刻出腔226或使用不同的过程形成腔226。腔226至少从半导体衬底230 的后侧延伸到半导体衬底230的前侧。腔226还可延伸通过ILD层240。在所说明的实 施例中，ILD层240安置在半导体衬底230与金属堆叠250之间。导电层275的部分(安 置在腔226的底部处的部分)连接到金属堆叠250。此连接在接合衬垫225与金属堆叠250 之间形成导电电路。

图2C说明安置在衬底230的前侧上的金属堆叠250包括金属互连层M1、M2、M3 及M4。在一些实施例中，金属堆叠250可含有任何数目的金属互连层。所述金属互连 层可形成在层间电介质之间且可通过接触件连接在一起。光敏元件231及外围电路232 可电连接到金属堆叠250。

安置在衬底230的前侧上的金属互连层M4被说明为正安置在处置衬底260上面且 接触处置衬底260。可将TSV衬垫285包括在M4或另一金属互连层中。TSV衬垫285 可为硅且其经定位以接受TSV。TSV衬垫285可经定位以分配芯片外信号或接收芯片外 信号。在一个实施例中，TSV285衬垫经定位以使接合衬垫225正下方的金属互连层(举 例来说，M1、M2及M3)的可用性最大化，以便允许金属互连层直接连接到接合衬垫225 正下方的电路(举例来说，外围电路232)。在所说明的实施例中，TSV280行进穿过处置 衬底260且与TSV衬垫285相连接。在一些实施例中，将全部或部分的处置衬底260 从BSI图像传感器200移除。TSV280可行进穿过除了处置衬底260以外的衬底。

TSV衬垫285允许通过通路(举例来说，TSV280)从BSI图像传感器200的前侧接 近金属堆叠250及连接到金属堆叠250的任何电路(举例来说，光敏元件231及外围电路 232)，且接合衬垫225允许通过线接合从后侧接近金属堆叠250。此外，使腔226安置 在外围电路区域220的外部周边上允许半导体衬底在更大的面积中保持连续。而且，由 于是通过安置在腔内的导电层275的部分将接合衬垫225连接到金属堆叠250，所以衬 垫下电路(“CUP”)是可能的。相反，常规IC100中的接合衬垫125要求移除较大部分 的半导体衬底130且CUP是不可能的。因此，所说明的实施例允许增加的半导体衬底 来保持电路，同时仍然允许线接合接近(通过接合衬垫225)及TSV接近(通过TSV衬垫 285的位置)。虽然所说明的实施例为BSI图像传感器200，但是本发明可应用到其它IC。

图3为根据本发明的一个实施例说明制造半导体的过程的流程图。过程300为如何 制造BSI图像传感器200的一个实例。一些或所有过程方框在每一过程中出现的次序不 应被视为限制。而是，从本发明获益的所属领域的技术人员应了解，一些过程方框可以 未说明的多种次序来执行，或者甚至并行执行。

在过程方框305中，提供了其中安置着电路(举例来说，外围电路232)的半导体衬 底(举例来说，半导体衬底230)。在过程方框310中，包括TSV衬垫(举例来说，TSV衬 垫285)的金属堆叠(举例来说，金属堆叠250)形成在半导体衬底的第二侧上。在过程方 框315处，穿过半导体衬底形成腔(举例来说，腔226)。所述腔可穿过其它层延伸经过 半导体衬底，直到所述腔到达金属堆叠。可使用例如干式蚀刻的已知蚀刻工艺来形成所 述腔。在过程方框320处，绝缘层(举例来说，绝缘物270)形成在半导体衬底的第一侧 上。绝缘层还可形成在腔的侧壁上及腔的底部处。腔的底部(其中腔连接到金属堆叠)可 为半导体衬底的第一侧的对面。在过程方框325处，将腔底部处的绝缘层的部分移除。 移除腔的底部处的绝缘层以使导电层可与金属堆叠相连接。在过程方框330处，导电层 (其包括接合衬垫)形成在绝缘层上方且也安置在腔内。导电层经安置以使导电层连接到 金属堆叠。

图4为根据本发明的一个实施例说明成像传感器400的功能框图。成像传感器400 为使用本文所描述的技术而实施的IC的一个可能实施方案。图像传感器400的所说明 的实施例包括像素阵列405、读出电路410、功能逻辑415及控制电路420。像素阵列 405为图像传感器或像素(举例来说，像素P1、P2……，Pn)的二维(“2D”)阵列。像素 阵列405可安置在光敏区域210内的光敏元件231内。读出电路410、功能逻辑415及/ 或控制电路420可安置在外围电路232内。在一个实施例中，每一像素为互补金属氧化 物半导体(“CMOS”)成像像素。如所说明的，每一像素按行(举例来说，行R1到Ry) 及列(举例来说，列C1到Cx)布置以获取个人、位置或物体的图像数据，其接着可用来 再现个人、位置或物体的2D图像。本发明中的结构和过程可用在成像传感器400内。

在每一像素已经获取其图像数据或图像电荷后，通过读出电路410读出图像数据并 将其传递到功能逻辑415。读出电路410可包括放大电路、模/数(“ADC”)转换电路或 其它电路。功能逻辑415可仅存储图像数据或甚至通过施加后期图像效果来操纵图像数 据(举例来说，裁剪、旋转、移除红眼、调节亮度、调节对比度或其它)。在一个实施例 中，读出电路410可在读出多个列线(所说明的)的同时读出一行图像数据或可使用多种 其它技术(未说明)来读出图像数据，例如连续读出或同时全部并行读出所有像素。控制 电路420耦合到像素阵列405以控制像素阵列405的操作特征。举例来说，控制电路420 可产生用于控制图像采集的快门信号。

图5为根据本发明的一个实施例说明成像阵列内的两个四晶体管(“4T”)像素的样 本像素电路500的电路图。像素电路500为用于实施图4的像素阵列405内的每一像素 的一个可能的像素电路架构。然而，应了解，本发明的实施例不限于4T像素架构；而 是，从本发明受益的所属领域的技术人员应理解，本发明的教示对3T设计、5T设计及 各种其它像素架构也是适用的。在一些实施例中，在像素电路500中所说明的一些电路 可安置在外围电路232内。

在图5中，像素Pa及Pb布置在两行和一列中。每一像素电路500的所说明实施例 包括光电二极管PD、传递晶体管T1、复位晶体管T2、源极跟随器(“SF”)晶体管T3、 选择晶体管T4及存储电容器C1。在操作期间，传递晶体管T1接收传递信号TX，其将 积聚在光电二极管PD内的电荷传递到浮动扩散节点FD。在一个实施例中，浮动扩散节 点FD可耦合到存储电容器(没有展示)以暂时存储图像电荷。

复位晶体管T2耦合在电力轨VDD与浮动扩散节点FD之间以在复位信号RST的控 制下将像素复位(举例来说，对FD及PD进行放电或充电达到预设电压)。浮动扩散节点 FD经耦合以控制SF晶体管T3的栅极。SF晶体管T3耦合在电力轨VDD与选择晶体管 T4之间。SF晶体管T3作为将高阻抗连接提供到浮动扩散FD的源极跟随器来操作。最 后，选择晶体管T4在选择信号SEL的控制下选择性地将像素电路500的输出耦合到读 出列线。在一个实施例中，由控制电路420产生TX信号、RST复位信号及SEL信号。

包括摘要中所描述的内容的本发明的所说明的实施例的以上所描述并非意欲是详 尽的或将本发明限制在所揭示的精确形式。尽管出于说明的目的在本文中描述了本发明 的具体的实施例及实例，但是所属领域的技术人员将认识到，在本发明的范围内各种修 改是可能的。

可鉴于以上详细的描述对本发明做出这些修改。在所附权利要求书中所使用的术语 不应当解释为将本发明限于说明书中揭示的具体实施例。而是，本发明的范围将完全由 所附权利要求书决定，其应当根据已经建立的权利要求诠释原则进行解释。