基于FPGA的高分辨率时间间隔测量装置

摘要

本发明提供了一种高分辨率的短时间间隔测量装置，主要解决直接计数法中测量分辨率受限于参考时钟频率的问题。该测量装置包括开始游标延迟链、结束游标延迟链、触发器单元及数据采集与传输模块，其中开始游标延迟链、结束游标延迟链均由路径延时单元和桥接单元级联组成。输入的开始信号Start、结束信号Stop分别经过路径延时单元、桥接单元的延时后进入触发器单元，触发器单元对延时后的Start、Stop信号进行边沿重合检测，通过检测结果中低电平跳变为高电平的位置得出时间间隔测量值，并通过数据采集与传输模块输出。本发明具有测量分辨率高、全数字化、性价比高、抗干扰性强的优点，可用于通信网络、卫星定位中的时间间隔测量。

说明书

技术领域

本发明属于电子电路技术领域，特别涉及时间间隔测量装置，具体地说是一种基 于可编程逻辑器件FPGA的时间间隔测量装置，可用于对时间间隔进行高分辨率的测 量。

背景技术

在时间间隔测量领域，精确到分、秒的精度已经可以满足人们的日常需求，但是 在一些特殊应用领域，诸如航空航天、卫星定位、通信网络、高能物理、电力传输等， 对时间间隔的测量精度提出了越来越高的要求。

测量时间间隔最简单常用的方法是直接计数法，即用频率为f₀、周期为T₀的参考 时钟CLK对由待测时间间隔，即Start、Stop信号产生的时间闸门信号进行脉冲计数。 直接计数法的特点是测量范围大、电路设计简单等，但是该测量方法也存在缺点，即 这种方法的测量分辨率为T₀，测量分辨率取决于时钟频率f₀。在1GHz的参考频率下 才能达到1ns的测量分辨率，而要设计实现稳定的1GHz时钟源和相应的高速电路是 相当困难的，使得该方法难以实现很高的测量分辨率，并且误差较大。

双游标延迟法，利用由两列细微差别的延时单元建立的差分延迟线可以实现高分 辨率的时间间隔测量。相比于直接计数法，使用双游标延迟法测量短时间间隔时，测 量分辨率取决于两个延时单元的延时时间差。为了尽可能提高测量分辨率，需要获得 延时时间为皮秒级的延时单元，并且为了减小非线性误差，同时需要严格保持延时单 元的延时时间相等。

发明内容

本发明的目的在于针对上述已有技术的不足，提出一种基于FPGA的高分辨率的 短时间间隔测量装置，以提高测量分辨率。

本发明的技术方案是：利用FPGA内部的物理布线资源作为路径延时单元，并在 两个路径延时单元之间增加桥接单元，然后通过手动布局布线的方式使两条游标延迟 链之间的延时时间存在固定时间差，由于该延时时间差的存在，待测时间间隔信号 Start、Stop分别经过这两条游标延迟链后，待测开始信号Start和结束信号Stop的边沿 将逐渐靠近，直至重合。整个测量装置包括：

开始游标延迟链1、结束游标延迟链2、触发器单元3和数据采集与传输模块4； 所述的开始游标延迟链1由n个第一路径延时单元11与n个桥接单元12级联组成，结 束游标延迟链2由n个第二路径延时单元21与n个桥接单元22级联组成，其中 1≤n≤139；开始游标延迟链1对输入的待测时间间隔信号Start经过逐级延时后进 入触发器单元3，结束游标延迟链2对输入的待测时间间隔信号Stop经过逐级延时后 进入触发器单元3，触发器单元3对延时后的Start、Stop信号进行边沿重合检测，检 测结果通过数据采集与传输模块4对外输出时间测量值，其特征在于：

所述的第一路径延时单元（11）和第二路径延时单元（21），均由FPGA芯片内的 物理布线资源组成，分别用于对输入的待测时间间隔信号Start、Stop信号进行延时；

所述的桥接单元（12）和桥接单元（22），均由FPGA内输入或输出延时器件组成， 分别用于对游标延迟链1和游标延迟链2的物理布线路径进行控制和调整。

上述基于FPGA的高分辨率时间间隔测量装置，其特征在于利用手动布局的方法 对该装置的结构进行调整，将桥接单元（12）放置于FPGA内编号为奇数的固定区域 内，使第一路径延时单元（11）的物理布线路径经过该固定区域后与触发器单元（3） 的时钟端口相连接；将桥接单元（22）放置于FPGA内编号为偶数的固定区域内，使 第二路径延时单元（21）的物理布线路径经过该固定区域后与触发器单元（3）的数据 端口相连接。

上述基于FPGA的高分辨率时间间隔测量装置，其特征在于第一路径延时单元 （11）和第二路径延时单元（21），通过手动布线的方法对路径延时单元的延迟路径进 行调整，从中选取可以提供最高测量分辨率和最优延迟线性度的延迟路径，经过手动 布线调整后第一路径延时单元（11）、第二路径延时单元（21）的延时时间分别为619 皮秒、610皮秒。

本发明的优点在于：

1分辨率高

由于测量分辨率取决于两个游标链中路径延时单元的延时时间差，本发明利用 FPGA器件内部的物理布线资源构建的路径延时单元，并使用桥接单元调节路径延时 单元的延时时间，减小两条游标延迟链之间的延时时间差，进而提高了测量分辨率。 本发明的测量分辨率达到9皮秒（ps），满足了大多数实验和应用的需要。

2全数字化

本发明直接在FPGA芯片内部搭建测量电路，只需要一个FPGA芯片即可完成时 间间隔测量工作，测量过程可以实现全数字化。

3性价比高

由于本发明采用价格相对比较低的FPGA芯片，而不是价格昂贵的ASIC器件来 得到比较高的测量分辨率，所以相比较而言，性价比高。

4抗干扰性强

由于本发明中的桥接单元由输入或输出延时器件构成，输入或输出延时器件由 FPGA器件外部的一个独立的高精度参考时钟源驱动，在参考时钟为200MHz时可以 提供78ps的精准延时，并且路径延时单元由FPGA芯片内部的物理布线资源组成，延 时时间不受FPGA芯片本身的电压和温度变化影响，所以本发明具有抗干扰性强的优 点。

附图说明

图1是本发明的测量装置图；

图2是本发明在自动布局布线后第一路径延时单元11、第二路径延时单元21的 路径图；

图3是本发明在手动布局布线后的第一路径延时单元11的路径图；

图4是本发明在手动布局布线后的第二路径延时单元21的路径图。

具体实施方式

下面将结合附图，对本发明做进一步详细说明。

参见图1，本发明中时间间隔测量装置，包括开始游标延迟链1、结束游标延迟链 2、触发器单元3以及数据采集与传输模块4。开始游标延迟链1、结束游标延迟链2、 数据采集与传输模块4分别与触发器单元3连接，输入的开始信号Start和结束信号Stop 分别经过逐级延时后进入触发器单元3，在该单元内对延时后的开始信号Start和延时 后的结束Stop进行边沿重合检测。数据采集与传输模块4将检测结果转换为时间间隔 测量值，并对外输出。其中：

所述开始游标延迟链1，由n个第一路径延时单元11与n个桥接单元12级联组成， 其中1≤n≤139，输入的开始信号Start经过第一路径延时单元11的延时后，再经过 桥接单元12的路径调整，使开始游标延迟链1中第一路径延时单元11的延时时间保 持619皮秒。

所述结束游标延迟链2，由n个第二路径延时单元21与n个桥接单元22级联组成， 其中1≤n≤139，输入的结束信号Stop经过第二路径延时单元21的延时后，再经过 桥接单元22的路径调整，使开始游标延迟链2中第二路径延时单元21的延时时间保 持610皮秒。

根据输入的开始信号Start和结束信号Stop，在分别经过开始游标延迟链1、结束 游标延迟链2的一级延时后，产生的延时时间差即为本发明的测量分辨率Δr。

用于实现第一路径延时单元11和第二路径延时单元21的方式有很多，例如在PCB 板上布蛇形线，本发明中均利用FPGA内部的物理布线资源所构成，并且由于第一路 径延时单元11和第二路径延时单元21中的物理布线存在长度差，使开始信号Start、 结束信号Stop在分别经过第一路径延时单元11、第二路径延时单元21后出现延时时 间差，开始信号Start、结束信号Stop利用该延时时间差实现逐渐逼近，直至边沿重合。 如果第一路径延时单元11和第二路径延时单元21的延时时间是非均匀的，就会导致 开始游标延迟链1、结束游标延迟链2的延迟时间非线性，无法正常测量。参考图2， 给出了经过自由布局布线后的开始游标延迟链1中第一路径延时单元11、结束游标延 迟链2中第二路径延时单元21的路径图，可以看出此时的路径混乱，必须要增加桥接 单元12和桥接单元22对第一路径延时单元11和第二路径延时单元21的路径进行调 整。

用于桥接单元12和桥接单元22的器件也有很多，例如FPGA内部的SLICE资 源，本发明中选择使用Xilinx Virtex-5系列FPGA内部的输入或输出延时器件。在 Xilinx Virtex-5系列FPGA中，共有两列垂直排布的输入或输出延时器件，编号分别 为X0Y0-X0Y239、X2Y0-X2Y239。在实施过程中，为了实现开始游标延迟链1中第 一路径延时单元11的延时时间一致，必须在两个第一路径延时单元11之间连接一个 桥接单元12，利用手动布局的方法将编号为奇数的输入或输出延时器件依次分配给 桥接单元12，即利用手动布局的方法将桥接单元12放置于FPGA内编号为奇数的固 定区域内，然后利用手动布线的方法对第一路径延时单元11的路径进行调整，才能 使第一路径延时单元11的延时时间保持一致；为了实现结束游标延迟链2中第二路 径延时单元21的延时时间一致，必须在两个第二路径延时单元21之间连接一个桥接 单元22，利用手动布局的方法将编号为偶数的输入或输出延时器件依次分配给桥接 单元22，即利用手动布局的方法将桥接单元22放置于FPGA内编号为偶数的固定区 域内，然后利用手动布线的方法对第二路径延时单元21的路径进行调整，才能使第 二路径延时单元21的延时时间保持一致。参考图3，给出了经过手动布局布线后的 开始游标延迟链1中第一路径延时单元11的路径图，可以看出第一路径延时单元11 的路径形状均匀一致，此时第一路径延时单元11的路径长度对应的延时时间为619 皮秒。参考图4，给出了经过手动布局布线后的结束游标延迟链2中第一路径延时单 元21的路径图，可以看出此时第二路径延时单元21的路径形状均匀一致，第二路径 延时单元21的路径长度对应的延时时间为610皮秒。本发明的测量分辨率为第一路 径延时单元11与第二路径延时单元21之间的延时时间差，Δr＝619-610＝9ps， 其中Δr为本发明的测量分辨率。

本发明中的触发器单元3，包括FPGA内部的n个D触发器，其中1≤n≤139。 每个D触发器的时钟端口与经过开始游标延迟链1中第一路径延时单元11和桥接单元 12延时后的开始信号Start相连接，每个D触发器的数据端口与经过结束游标延迟链2 中第二路径延时单元21和桥接单元22延时后的结束信号Stop相连接，D触发器在延 时后的开始信号Start上升沿时刻对延时后的结束信号Stop进行重合检测。以第一个D 触发器FF₁为例，该D触发器用于对经过开始游标延迟链1、结束游标延迟链2的第一 级延时后的开始信号Start、结束信号Stop进行边沿重合检测，如果该时刻结束信号 Stop为低电平，则此时D触发器的输出结果为0；如果该时刻结束信号Stop为高电平， 则此时D触发器的输出结果为1。

当输入的开始信号Start、结束信号Stop组成的待测时间间隔，分别经过开始游标 延迟链1、结束游标延迟链2的逐级延时后，利用D触发器对延时后的开始信号Start、 结束信号Stop逐级进行重合检测，n个D触发器的检测结果为一列n位序列码{Q_n}， 其中1≤n≤139，如果在该序列码中没有出现低电平跳变为高电平的现象，则说明 待测时间间隔超出测量范围，此时无法得到时间间隔测量值T_x；如果该序列码在第m 位发生低电平跳变为高电平的现象，则说明经过m级开始游标延迟链1的第一路径延 时单元11后的开始信号Start与经过m级结束游标延迟链2的第二路径延时单元21 后的结束信号Stop重合，测出对应的时间间隔测量值T_x为：

$T_x=m\times \mathrm{\Delta r},$

其中，Δr是测量分辨率。