一种提高堆叠芯片系统中芯片之间信号传输效率的方法

摘要

本发明公开了一种提高堆叠芯片系统中芯片之间信号传输效率的方法，包括：堆叠芯片系统在各芯片之间分组串行传输微控制器标准系统信号时，改变系统时钟的频率；发送方芯片在系统时钟有效沿发出微控制器标准系统总线数据信号；发送方芯片在I/O口串行传输时钟的上升沿与下降沿时依次将系统微控制器标准系统总线数据信号传输至接收方芯片；接收方芯片在I/O口串行传输时钟的上升沿与下降沿依次采集互连线上传输过来的微控制器标准系统总线中的系统数据信号；接收方芯片将采集到的微控制器标准系统总线数据信号进行串行转并行信号处理。本发明采用双倍数据速率传输的方式，提高了用微控制器标准系统总线做管脚互连的多颗芯之间信号的传输效率。

说明书

技术领域

本发明涉及堆叠芯片技术领域，尤其涉及一种提高堆叠芯片系统中芯片之间信号传输效 率的方法。

背景技术

由于数字和模拟电路不能同时随着集成电路制造工艺尺寸的不断缩小而等比例缩小，所 以当工艺不断越来越先进的时候，用同一种工艺把数模混合片上系统实现在同一颗芯片上的 成本就会越来越不优化。现在基于芯片堆叠技术，把片上系统中的数字逻辑单元和模拟电路 分开，把面积能够随着工艺尺寸不断缩小而等比例缩小的数字逻辑单元实现在先进的小尺寸 工艺芯片上，把面积不能随着工艺尺寸不断缩小而等比例缩小的模拟电路实现在折旧完毕且 价格低廉的大尺寸工艺芯片上，用微控制器标准系统总线做管脚互连上下堆叠芯片的方法也 随之出现。

微控制器标准系统总线的信号数量是固定的，不会随着系统片上外设的增多而增多，但 由于系统总线本身包括数据总线，地址总线和控制总线，再加上现在的微控制器都是16 位，32位或者64位的，所以总线总信号数量就会很多，比如ARM的标准系统总线AMBA，其 信号总数为130个左右。这么多的信号线意味着更多的输入输出管脚，这就会增加上下堆叠 芯片的面积，增加不必要的成本；这么多的信号线也意味着互连线的增多，封装成本也会增 加。从而整个片上系统芯片的成本就会很高。

用微控制器标准系统总线做管脚互连的上下堆叠多颗芯片间分组串行传输微控制器标准 系统信号线时，分组串行的时钟频率为M*f，M为每个分组中的信号数量，f是微控制器系统 时钟频率，可见当微控制器系统时钟频率很高时(例如，f＝1.5GHz，M＝4)。分组串行的时钟 频率将会达到6GHz，这会对在互连线上传输的信号完整性产生很大的干扰。

发明内容

本发明克服了现有技术中封装成本过高以及信号完整性受干扰等缺陷，提出了一种提高 堆叠芯片系统中芯片之间信号传输效率的方法。

本发明提出了一种提高堆叠芯片系统中芯片之间信号传输效率的方法，包括：

步骤一：堆叠芯片系统在各芯片之间分组串行传输微控制器标准系统信号时，改变系统 时钟的频率；

步骤二：所述堆叠芯片系统中的发送方芯片在所述系统时钟有效沿发出微控制器标准系 统总线数据信号；

步骤三：所述堆叠芯片系统的发送方芯片在I/O口串行传输时钟的上升沿与下降沿时依 次将所述系统微控制器标准系统总线数据信号传输至堆叠芯片系统的接收方芯片；

步骤四：所述堆叠芯片系统的接收方芯片在所述I/O口串行传输时钟的上升沿与下降沿 依次采集所述互连线上传输过来的微控制器标准系统总线中的所述系统数据信号；

步骤五：所述接收方芯片将所述采集到的微控制器标准系统总线数据信号进行串行转并 行信号处理。

其中，所述堆叠芯片系统中的各芯片之间采用微控制器标准系统总线做管脚互连。

其中，所述堆叠芯片系统中采用双倍数据速率的传输方式进行数据传输。

其中，所述系统数据信号的数量至少为2个。

其中，所述步骤一中，所述系统时钟的频率改变前后的关系如式(I)所示：

f＝F/M    (I)

式(I)中，F为改变前的系统时钟频率，f为改变后的系统时钟频率，M为分组串行传 输时每组系统数据信号的数量。

其中，进一步包括在所述堆叠芯片系统的各芯片间不传输微控制器标准系统总线信号时， 所述系统时钟的频率与所述I/O口串行传输时钟的频率相同。

本发明堆叠芯片系统分组串行传输微控制器标准系统总线信号线时，采用双倍数据速率 (DDR)传输的方式，利用高速串行时钟的上下沿分别传输数据，提高了数据传输效率，提升 了传输信号的完整性，使得堆叠芯片系统的性能与在单颗芯片上实现的片上系统性能一样。

各芯片之间没有数据进行传输时，微控制器系统时钟频率和芯片之间I/O口串行传输时 钟频率一样；当各芯片之间有数据进行传输时，芯片之间互连线上串行传输时钟频率不变， 微控制器系统时钟频率减为原来的1/M(M为分组串行传输时每组系统数据信号的数量)，从 而解决了由于微控制器系统时钟频率太高，而导致的互连线上信号完整性降低的问题。

附图说明

图1为本发明提高堆叠芯片系统中芯片之间信号传输效率方法的流程图。

图2为本发明采用双倍数据速率传输的方式分组串行传输微控制器标准系统总线信号时 的波形示意图。

图3为本发明的具体实施方式中在分组串行传输微控制器标准系统总线信号时的时序 图。

图4为本发明的具体实施方式中降低系统时钟频率的电路图。

具体实施方式

结合以下具体实施例和附图，对本发明作进一步的详细说明。实施本发明的过程、条件、 实验方法等，除以下专门提及的内容之外，均为本领域的普遍知识和公知常识，本发明没有 特别限制内容。

本发明的提高堆叠芯片系统中芯片之间信号传输效率的方法，在各芯片之间没有数据进 行传输时，微控制器系统时钟频率和芯片之间I/O口串行传输时钟频率一样；当各芯片之间 有数据进行传输时，芯片之间互连线上串行传输时钟频率不变，微控制器系统时钟频率减为 原来的1/M(M为分组串行传输时每组系统数据信号的数量)。本发明的堆叠芯片系统中各芯 片之间采用微控制器标准系统总线做管脚互连，采用双倍数据速率的传输方式进行数据传输。

本发明的一种提高堆叠芯片系统中芯片之间信号传输效率的方法，如图1所示，包括：

步骤一：堆叠芯片系统在各芯片之间分组串行传输微控制器标准系统信号时，改变系统 时钟的频率；

步骤二：堆叠芯片系统中的发送方芯片在系统时钟有效沿发出微控制器标准系统总线数 据信号；

步骤三：堆叠芯片系统的发送方芯片在I/O口串行传输时钟的上升沿与下降沿时依次将 系统微控制器标准系统总线数据信号传输至堆叠芯片系统的接收方芯片；

步骤四：堆叠芯片系统的接收方芯片在I/O口串行传输时钟的上升沿与下降沿依次采集 互连线上传输过来的微控制器标准系统总线中的系统数据信号；

步骤五：接收方芯片将采集到的微控制器标准系统总线数据信号进行串行转并行信号处 理。

本发明中，堆叠芯片系统中的各芯片之间采用微控制器标准系统总线做管脚互连。

本发明中，堆叠芯片系统中采用双倍数据速率的传输方式进行数据传输。

本发明中，系统数据信号的数量至少为2个。

本发明中，步骤一中，系统时钟的频率改变前后的关系如式(I)所示：

f＝F/M                    (I)

式(I)中，F为改变前的系统时钟频率，f为改变后的系统时钟频率，M为分组串行传 输时每组系统数据信号的数量。

本发明中，进一步包括在堆叠芯片系统的各芯片间不传输微控制器标准系统总线信号时， 系统时钟的频率与I/O口串行传输时钟的频率相同。

本发明的提高堆叠芯片系统中芯片之间信号传输效率的方法采用双倍数据速率(DDR)传 输数据的方式，在高速串行时钟的上下沿分别传输和接收数据，如图2所示。其中，CK_SYS 是系统时钟，sig_0_tr，sig_1_tr，sig_2_tr，sig_3_tr是系统在CK_SYS有效上升沿发出 的系统数据信号，IO_Serial_clk是IO串行传输的时钟，第一接收信号sig_0_re，第二接收 信号sig_1_re，第三接收信号sig_2_re，第四接收信号sig_3_re是系统接收的数据信号， 如图2所示。发送方芯片在系统时钟CK_SYS上升沿edge_0发出信号第一发送信号sig_0_tr， 第二发送信号sig_1_tr，第三发送信号sig_2_tr，第四发送信号sig_3_tr，然后在IO口串 行传输时钟IO_Serial_clk的沿edge_0上把信号sig_0发送到互连管脚上，在沿edge_1上 把信号sig_1发送到互连管脚上，在沿edge_2上把信号sig_2发送到互连管脚上，在沿edge_3 上把信号sig_3发送到互连管脚上。接收方芯片在同样的IO口串行传输时钟IO_Serial_clk 的沿edge_1上把互连管脚上的信号sig_0采集下来，在沿edge_2上把互连管脚上的信号 sig_1采集下来，在沿edge_3上把互连管脚上的信号sig_2采集下来，在沿edge_3之后， 接收方芯片就可以从互连管脚上得到sig_3的信号。接收方芯片把采集下来的四个信号再转 成并行信号处理，处理结果会在edge_4被微控制器采集使用，提高了两颗芯片之间的通信效 率。本发明采用DDR的传输方式，IO串行传输时钟的频率为M*f/2(f是系统时钟频率，M为 分组串行传输时每组系统数据信号的数量)。若以上述实施例中M为4，则IO串行传输时钟 频率比原来减少了一半，显著降低了功耗。

由于随着工艺尺寸不断缩小，微控制器系统时钟越来越快，比如当系统时钟频率为1GHZ 或者更高时，IO串行传输时钟的频率可能达到2GHZ以上，这样会带来一系列的问题，比如 功耗成倍增长，互连线上传输的信号完整性成倍降低等。本发明为了降低在传输数据时降低 系统时钟频率，具体实现方式如图4所示，CK_SYS是系统时钟，HSEL是控制信号，HSEL_DEL 是CK_SYS对HSEL采样后的信号，HSEL_n是HSEL和HSEL_DEL相或的结果，把HSEL_n取反 为HSEL_i，HSEL_i和Gate_sig同或操作后得到Gate_i信号，而IO_Serial_clk对Gate_i 采样可以得到Gate_sig信号，Gate_sig信号和IO_Serial_clk信号相与之后的结果即为在 堆叠芯片之间进行数据传输时的CK_SYS信号。上述具体实施方式的时序图如图3所示，当各 芯片不进行数据交换时，即HSEL为低电平时，系统时钟与IO串行传输时钟频率一致。当各 芯片进行数据交换时，即HSEL为高电平，传输时钟IO_Serial_clk的频率不变，系统时钟 CK_SYS信号的频率减半。本发明解决了当系统时钟频率很高时，不会因为IO串行传输时钟 倍频而带来的功耗过大，传输线上信号完整性变差的问题。

本发明的保护内容不局限于以上实施例。在不背离发明构思的精神和范围下，本领域技 术人员能够想到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。