校正电容不匹配的逐渐逼近模拟至数字转换器及其方法

摘要

一种电容不匹配校正方法，用于逐渐逼近模拟至数字转换器，其包含至少一电容阵列。所述的校正方法包含以下步骤：首先，配置至少二个补偿电容，并从电容阵列中选择一电容作为待测电容；接着，控制电容阵列的电容端点及补偿电容端点的接点电位，并根据所决定的接点电位来输出第一比较电压；之后，根据第一比较电压以及第二比较电压来控制一连串的比较，以输出一连串相对应的数字位；最后，根据数字位来计算出校正值，以校正待测电容的电容值。

说明书

技术领域

本发明涉及一种逐渐逼近模拟至数字转换器，特别涉及一种校正电容 不匹配的逐渐逼近模拟至数字转换器及其方法。

背景技术

在集成电路中，电容值的匹配度往往是一个重要的设计考量。诸如模 拟至数字转换器(analog to digital converter，ADC)及开关电容电路(switch- capacitor circuit)，都有可能因为工艺偏移所造成的电容不匹配而限制电路的 效能，进而造成电路无法发挥原设计的水准。

请参考图1，为公知八位逐渐逼近式模拟至数字转换器(successive  approximation register ADC，SAR ADC)的示意图。如图1所示，逐渐逼近式 模拟至数字转换器1包含两组对称的数字至模拟转换器(digital to analog  converter，DAC)11、13，分别由电容阵列(C7-C0)所构成。在操作时，首先， 比较器15取样并比较差动输入信号Vip、Vin，且逐渐逼近式控制逻辑电路 (SAR)17根据比较器15的比较结果来切换开关S_7p、S_7n以控制电容C7的接 点电位。由于接点电位的改变，两组数字至模拟转换器11、13会产生新的 电位，比较器15之后便依序比较数字至模拟转换器11、13的输出，由逐 渐逼近式控制逻辑电路17根据比较器15的比较结果来解析出相对应的数 字位B1-B8。

解析出的数字位Bi会根据二进制比重的电容Ci来产生数字输出。请参 考图2A，以三位逐渐逼近式模拟至数字转换器为例，在理想电容配对下， 电容阵列C3-C0具有二进制比重(weight)，其电容值应分别为4C、2C、C、 C。解析数字位B3-B1之后，数字输出Dout可由公式(1)产生。

Dout＝4*B3+2*B2+B1   ............(1)

然而，工艺偏移可能会造成电容C3的电容值不等于4C，如图2B所示， 因此，使用错误权重而算出来的输位输出就不正确，进而导致原系统无法 正常运作。为了降低电容不匹配的问题，通常会加大电容阵列的电容值， 但如此一来，会消耗大量功率，并降低整个逐渐逼近式模拟至数字转换器 的运作速度。

因此，对于集成电路设计来说，亟需提出一种电路，期能在使用相对 较小单位的电容下，对因工艺偏移造成的电容不匹配做补偿或校正，而使 设计电路发挥原有效能与精准度。

发明内容

鉴于上述，本发明实施例的目的之一在于提出一种逐渐逼近式模拟至 数字转换器，能在使用相对较小单位的电容下，对因工艺偏移造成的电容 不匹配做补偿或校正，进而使设计电路发挥原有效能与精准度。

本发明揭示一种校正电容不匹配的逐渐逼近模拟至数字转换器(SAR  ADC)，其包含第一数字至模拟转换器(DAC)、逐渐逼近式控制逻辑电路 (SAR)、比较器以及数字校正电路。第一数字至模拟转换器包含具有二进制 权重(weight)的第一电容阵列以及至少二个第一补偿电容，其中第一补偿电 容是二元扩展的(binary scaled)。逐渐逼近式控制逻辑电路用来从第一电容 阵列中选择电容作为待测电容(capacitor-under-test)，而后控制第一电容阵列 的电容端点及第一补偿电容端点的接点电位，并据以产生第一数字至模拟 转换器的第一比较电压。比较器耦接于第一数字至模拟转换器及逐渐逼近 式控制逻辑电路之间，用来根据第一比较电压以及第二比较电压输出比较 结果。数字校正电路耦接于逐渐逼近式控制逻辑电路。其中，逐渐逼近式 控制逻辑电路根据比较结果来控制连串的比较，以输出连串相对应的数字 位。数字校正电路再根据数字位来计算出校正值，以校正待测电容的电容 值。

本发明又揭示一种电容不匹配校正方法，其用于逐渐逼近模拟至数字 转换器，其包含至少一电容阵列。所述的校正方法包含以下步骤：首先， 配置至少二个补偿电容，并从电容阵列中选择电容作为待测电容 (capacitor-under-test)；接着，控制电容阵列的电容端点及补偿电容端点的接 点电位，并根据所决定的接点电位来输出第一比较电压；之后，根据第一 比较电压以及第二比较电压来控制连串的比较，以输出连串相对应的数字 位；最后，根据数字位来计算出校正值，以校正待测电容的电容值。

附图说明

图1为公知八位逐渐逼近式模拟至数字转换器(SARADC)的示意图。

图2A为公知具有理想电容配对的电容阵列的电路图。

图2B为公知电容不配对的电容阵列的电路图。

图3为本发明实施例的校正电容不匹配的逐渐逼近模拟至数字转换器 的电路图。

图4为本发明实施例的校正电容不匹配的逐渐逼近模拟至数字转换器 在取样阶段时的操作示意图。

图5A至图5F为本发明实施例的校正电容不匹配的逐渐逼近模拟至数 字转换器在比较阶段的操作示意图。

图6显示解析出的数字位。

图7显示本发明实施例的电容不匹配校正方法的流程图。

具体实施方式

首先，请参考图3，为本发明实施例的校正电容不匹配的逐渐逼近模拟 至数字转换器(SARADC)3的电路图。如图3所示，其包含第一数字至模拟 转换器(DAC)31、第二数字至模拟转换器33、比较器35、逐渐逼近式控制 逻辑电路(SAR)37以及数字校正电路39。第一数字至模拟转换器31包含第 一电容阵列C7-C0以及至少二个第一补偿电容C_2C、C_1C。同样地，第二数 字至模拟转换器33包含第二电容阵列(C7-C0)以及至少二个第二补偿电容 C_2C、C_1C。理想情况下，第一电容阵列C7-C0和第二电容阵列C7-C0的电 容值具有二进制权重：C7＝2C6＝4C5＝8C4＝16C3＝32C2＝64C1＝64C0。

比较器35具有非反相(正)输入端与反相输入端，分别接收并比较第一 数字至模拟转换器31以及第二数字至模拟转换器33的输出。逐渐逼近式 控制逻辑电路37用来控制电容阵列C7-C0的电容端点及补偿电容C_2C、C_1C端点的接点电位，并根据比较器35的比较结果来解析出相对应的数字位 B1-B8。数字校正电路37耦接于逐渐逼近式控制逻辑电路37，其对数字位 B1-BN来进行校正及整合，以输出完整的N位数字码(N为ADC的分辨 率)。

为了校正电容不匹配，在正常操作逐渐逼近模拟至数字转换器3之前， 须先利用本发明提出的机制来找出电容阵列C7-C0的实际权重，以便日后 解析出正确的数字输出。请参考图4，为了方便说明，以第一数字至模拟转 换器31中的电容C3-C0为例。具体实例中，第一补偿电容C_2C、C_1C可配 置于电容C0之后，且其电容值为2C及C。首先，必须先决定待测电容， 例如电容C3，假设电容C3的实际电容值已经偏移成2.5C而非理想值4C， 如图4所示，利用本发明提出的机制应能对其校正。

在取样阶段(sample phase)时，逐渐逼近式控制逻辑电路37重置(reset) 第一电容阵列C7-C0及第一补偿电容C_2C、C_1C为共模电压V_cm，并通过连 接开关来控制电容(待测电容)C3耦接于正参考电压VR。第二数字至模拟转 换器33的电容C7-C0及补偿电容C_2C、C_1C与第一数字至模拟转换器31对 称地运作，因此第二数字至模拟转换器33的电容(待测电容)C3被控制来耦 接于负参考电压(-VR)。

完成取样阶段后，请参考图5A-图5F，之后便进入连串的比较阶段。 在第一次比较阶段时，逐渐逼近式控制逻辑电路37控制电容C3耦接于共 模电压V_cm。由于接点电位的改变，重新分配后的电荷，在比较器35的非 反相输入端会产生新的电位(第一比较电压Com_ip)。此阶段的第一比较电 压Com_ip等于2.5C*(V_cm-VR)/C_tot。简单来说，共模电压V_cm会被设为0 值，而后使得第一比较电压Com_ip变成-2.5C*VR/C_tot，这边的C_tot表示全 部电容C7-C0及补偿电容C_2C、C_1C的电容值。由于目前的第一比较电压 Com_ip为负值(意即，目前的第一比较电压Com_ip小于反相输入端的比较 电压(第二比较电压))，则比较器35输出的比较结果为逻辑0。其中，逐渐 逼近式控制逻辑电路37也控制第二数字至模拟转换器33的第二电容阵列 C7-C0端点及补偿电容C_2C、C_1C端点的接点电位，以据此产生第二数字至 模拟转换器33的第二比较电压。在取样阶段和连续的比较阶段中，第二数 字至模拟转换器33都会与第一数字至模拟转换器31对称地运作。

为了控制第一比较电压Com_ip和第二比较电压的差距能逐渐逼近0， 逐渐逼近式控制逻辑电路37会依序根据上阶段的比较结果来控制电容的接 点电位。因此，进入第二次比较阶段时，逐渐逼近式控制逻辑电路37控制 电容C2耦接于正的参考电压VR，以提高第一比较电压Com_ip。此阶段的 第一比较电压Com_ip等于(-2.5C*VR+2*VR)/C_tot，其间，第二数字至模拟 转换器33的电容C2被控制耦接于负参考电压(-VR)，且比较器35的反向 输入端的第二比较电压会等于0.5C*VR/C_tot。由于目前第一比较电压 Com_ip为负值(意即，目前的第一比较电压Com_ip小于反相输入端的比较 电压(第二比较电压))，则比较器35输出的比较结果为逻辑0，逐渐逼近式 控制逻辑电路37根据此比较结果解析出的数字位B1的值为0。

接着，进入第三次比较阶段，由于上阶段的第一比较电压Com_ip仍为 负值，逐渐逼近式控制逻辑电路37控制电容C1耦接于正的参考电压VR， 以提高第一比较电压Com_ip。此阶段的比较第一电压Com_ip等于 (-0.5C*VR+1*VR)/C_tot，其间，第二数字至模拟转换器33的电容C1被控制 耦接于负参考电压(-VR)，且比较器35的反向输入端的第二比较电压会等于 -0.5C*VR/C_tot。此阶段的第一比较电压Com_ip为正值(意即，目前的第一比 较电压Com_ip大于反相输入端的第二比较电压)，因此比较器35输出的比 较结果为逻辑1，且逐渐逼近式控制逻辑电路37解析出的数字位B2的值 为1。

上阶段的第一比较电压Com_ip为正值，因此在第四次比较阶段时，逐 渐逼近式控制逻辑电路37控制电容C0耦接于负的参考电压VR，以降低比 较电压第一Com_ip。此阶段的第一比较电压Com_ip等于 (0.5C*VR-1*VR)/C_tot，其间，第二数字至模拟转换器33的电容C0被控制 耦接于正参考电压VR，且比较器35的反向输入端的第二比较电压会等于 0.5C*VR/C_tot。此阶段的第一比较电压Com_ip为负值(意即，目前的第一比 较电压Com_ip小于反相输入端的第二比较电压)，因此比较器35输出的比 较结果为逻辑0，且逐渐逼近式控制逻辑电路37根据此比较结果解析出的 数字位B3的值为0。

同样地，在第五次比较阶段时，逐渐逼近式控制逻辑电路37控制补偿 电容C_2C耦接于正的参考电压VR，以提高第一比较电压Com_ip。此阶段 的第一比较电压Com_ip等于(-0.5C*VR+2*VR)/C_tot)，其间，第二数字至模 拟转换器33的补偿电容C_2C被控制耦接于负参考电压(-VR)，且比较器35 的反向输入端的第二比较电压会等于-1.5C*VR/C_tot。此阶段的第一比较电压 Com_ip为正值(意即，目前的第一比较电压Com_ip大于反相输入端的第二 比较电压)，因此比较器35输出的比较结果为逻辑1，且逐渐逼近式控制逻 辑电路37解析出的数字位B4的值为1。

最后，在第六次比较阶段时，逐渐逼近式控制逻辑电路37控制补偿电 容C_1C耦接于负的参考电压VR，以降低第一比较电压Com_ip。此阶段的 第一比较电压Com_ip等于(1.5C*VR-1*VR)/C_tot，其间，第二数字至模拟转 换器33的补偿电容C_1C被控制耦接于正参考电压VR，且比较器35的反向 输入端的第二比较电压会等于-0.5C*VR/C_tot。此阶段的第一比较电压 Com_ip为正值(意即，目前的第一比较电压Com_ip大于反相输入端的第二 比较电压)，因此比较器35输出的比较结果为逻辑1，且逐渐逼近式控制逻 辑电路37根据此比较结果解析出的数字位B5的值为1。

经过上述一连串的比较，逐渐逼近式控制逻辑电路37解析出一连串相 对应的数字位B5-B1，如图6所示。数字校正电路39根据以下判断公式(2)、 (3)来计算出校正值(index)，以校正电容C3的电容值。

If B4＝B5＝！B3→index＝-(2*B1+B2)......(2)

If B1＝B2＝！B3→index＝-(2*B4+B5)......(3)

本发明实施例提出的范例符合判断规则(2)，因此计算出的校正值index 为(-1)。数字校正电路39便将电容C3的理想电容值(＝4C)加上校正值index (＝-1C)，便获得电容C3实际(或预估)的电容值(4C-1C＝3C)。如此一来，数 字校正电路39便可利用公式(4)将解析出的数字位Bi乘以校正后的电容的 权重来产生数字输出Dout。值得一提的是，某些情况下，校正过的电容值 会与实际电容值有0.5C的误差，但整体来说还是提升了电路的精准度。

Dout＝3*B3+2*B2+B1......(4)

校正电容C3的电容值后，可重复上述校正步骤对电容C4进行校正， 如此从较小电容值的电容依序往较大电容值的电容进行校正，直到所有电 容都校正完为止，以便获得各电容的校正值。电容的校正值会被用来获得 电容本身的实际权重。因此，数字校正电路便可根据相对应的电容的实际 权重(电容值)来获得较为正确的数字输出Dout。实作上，校正机制在逐渐 逼近模拟至数字转换器3转换模拟信号为数字码之前被执行。

具体实施例中，补偿电容C_2C、C_1C是二元扩展的，且补偿电容C_2C、 C_1C的数量愈多，待测电容的校正范围愈大。例如，若设置2个补偿电容， 则校正值index的范围在-4到4之间；而若设置5个补偿电容，则校正值index 的范围在-(2⁵-1)to到(2⁵-1)之间，以此类推。

最后，请参考图7，为本发明实施例的电容不匹配校正方法的流程图。 值得注意的是，为了精简说明，图7仅显示第一数字至模拟转换器31的操 作流程，而第二数字至模拟转换器33会如同上述来与第一数字至模拟转换 器31对称地运作。本方法是用于图3的逐渐逼近模拟至数字转换器3，其 于电容阵列C7-C0之后额外增设了补偿电容C_2C、C_1C。

首先，步骤S701中，从电容阵列C7-C0中决定须校正的第一个待测电 容，如电容C3。接着，进入取样阶段，逐渐逼近式控制逻辑电路37重置 电容阵列C7-C0及补偿电容C_2C、C_1C至共模电压V_cm，并控制待测电容耦 接于正参考电压VR(步骤S703)。之后，在步骤S705中，进入一连串比较 阶段，其中，在第一次比较阶段时，逐渐逼近式控制逻辑电路37控制待测 电容耦接于共模电压V_cm，数字至模拟转换器31根据所决定的接点电位来 输出第一比较电压Com_ip(步骤S707)。

步骤S709中，比较器35判断第一比较电压Com_ip是否为正值，若是， 则输出比较结果为逻辑1，且逐渐逼近式控制逻辑电路37控制待测电容的 下一个电容(C2)耦接于正的参考电压(步骤S711)。若比较器35判断第一比 较电压Com_ip为负值，则输出比较结果为逻辑0，且逐渐逼近式控制逻辑 电路37控制下一个电容(C2)耦接于负的参考电压(-VR)(步骤S713)。

步骤S715中，判断是否已完成所有比较阶段。若否，则回到步骤S707 继续进行比较。若已完成一连串的比较阶段，逐渐逼近式控制逻辑电路37 便根据每次的比较结果来输出相对应的数字位B1-B5(步骤S717)。步骤S719 中，数字校正电路39根据公式(2)、(3)利用解析出来的数字位B1-B5来计 算出用来校正待测电容的电容值的校正值index。

步骤S721中，判断是否所有电容值大于第一个待测电容的电容都校正 完。若否，则在步骤S723中，选出下一个待测电容(即C4)，并回到步骤 S703，重复上述校正操作，直到所有电容都完成校正为止。当所有电容都 完成校正，在步骤S725中，数字校正电路39便将每个待测电容的电容值 加上相对应的校正值index来获得每个待测电容的权重。最后，步骤S727 中，数字校正电路39将解析出来的数字位B1-BN乘以校正后的电容的权重 来获得模拟/数字转换期间的数字输出Dout。

根据上述实施例，本发明所提出的校正电容不匹配的逐渐逼近模拟至 数字转换器及其方法，是在数字至模拟转换器中增设小电容值的补偿电容， 并利用本发明提出的机制来找出电容阵列的实际权重，进而对因工艺偏移 造成的电容不匹配做补偿或校正，并使设计电路发挥原有效能与精准度。

以上所述仅为本发明的优选实施例而已，并非用以限定本发明的权利 要求范围；凡其它未脱离发明所揭示的精神下所完成的等效改变或修饰， 均应包含在下述的权利要求范围内。