针对TSV互联的三维集成电路时钟拓扑结构产生方法

摘要

本发明公开了一种针对TSV互连的三维集成电路时钟拓扑结构产生方法，包括：输入三维集成电路的时钟端点、时钟源、缓冲器库和TSV信息；对每一层上的时钟端点采用归类算法圈出大密度区域，并建立子树；将所有层上未归类的时钟端点及各个归类区域已建立的时钟树根节点映射到2D平面上；利用筒分解建立最近邻居图的方法寻找每个节点的最近邻居点，根据距离最近原则进行两两配对以生成父亲节点；判断是否还有未配对的节点，如果没有则自上而下插入缓冲器库和TSV信息以生成3D时钟树拓扑结构。本发明基于时钟端点密度的归类算法保障了TSV的均匀分布，并且避免了TSV过密的插入从而在一定层度上增加了可制造性及可靠性。

说明书

技术领域

本发明涉及电子设计自动化技术领域，特别涉及一种针对TSV互联的三维 集成电路时钟拓扑结构产生方法。

背景技术

随着集成特征尺寸的不断缩小，三维集成电路（3D IC）成为目前继续遵 循摩尔定律的有效技术方案之一。通过三维堆叠的方式可以有效的缩减互连长 度，从而可以降低互连延时、功耗、面积和成本。现阶段针对3D IC设计自动 化工具的研究主要是在传统2D IC设计自动化工具的基础上加以改进。缺乏真 正意义上针对TSV互连的且高效的3D IC设计自动化工具成为了制约3D IC 发展的主要瓶颈,尤其缺乏3D时钟树综合（3D CTS）工具。

下面对3D时钟树综合的问题模型进行描述：

3D时钟树综合是指根据分布在不同层次的时钟端点及可选择使用的穿透 硅通孔（TSV，Through Silicon Vias）和缓冲器（buffer）的各种参数，建 立一个树形的、连接所有时钟端点的时钟网络。并且满足所有时钟端点间的延 时偏差最小，TSV的数量和分布满足设计约束等约束条件。具体的输入输出信 息如下：

输入：

（1）时钟端点（sinks or flip-flops）的参数：坐标、输入端电容、下 游延迟；

（2）时钟源的坐标；

（3）缓冲器的数据库（包含缓冲器的各种参数电阻R，电容C及固有延 时，以及转换率和其负载的关系等）；

（3）时钟源到不同节点（sink）的时钟延迟偏差限制范围（skew bound）；

（4）转换率限制；

（5）TSV的数量约束；

（6）TSV的电阻R、电容C。

输出：从时钟源连接不同层上所有端点的时钟网络（包括时钟网络中缓冲 器的插入位置和大小选择，TSV的插入位置，具体走线信息以及相应的延迟， 延迟偏差，转换率等）。

目前3D CTS方法主要包括3D时钟树拓扑结构产生和插入buffer、TSV及 布线两大步骤。在第一阶段，首先在满足区域内TSV数量的约束下将此区域内 不同层上的时钟端点映射到一层，然后根据两点之间的距离优先级顺序依次配 对。如果配对的两点不在一层上就标识出需要在两点之间插入TSV，然后利用 合并线段产生父亲节点的方式（DME）自底向上产生拓扑结构，在文献A.B.K. D.J.-H.Huang and C.-W.A.Tsao,“On the bounded-skew clock and steiner  rout ing problems,”in DAC,1995,pp.508-513中对DME方法有详尽的描 述。在第二阶段，利用已经确定的3D时钟树拓扑结构自上而下的方式确定中 间节点的位置、选择合适的buffer以及插入TSV等，文献X.Zhao,J.Minz, and S.K.Lim,“Low-power and reliable clock network design for  through-silicon via(tsv)based 3d ics,”Components,Packaging and  Manufacturing Technology,IEEE Transactions on,vol.1,no.2,pp.247 –259,2011.讲述了目前3D CTS的主要方法。现有研究方法存在两点不足阻 碍着3D CTS的实际应用：(1)未考虑TSV的分布特点，使得TSV的密度分布不 均；（2）TSV引入的延迟和TSV间的互耦效应对整个时钟网络的影响未考虑。

对于第一点不足，未考虑两TSV之间最小距离的约束会使得现有设计不满 足制造和可靠性要求。图1所示为ISPD 2010年竞赛所使用的benchmark，具 备目前CPU时钟端点的布局特点（时钟端点密度呈块状疏密分布）。那么此种 情况下使用3D堆叠时有可能使得在某一垂直区域内，多层具备时钟端点比较 密集的区域堆叠一起，按照传统的3D CTS方法将导致在此区域内TSV的过度 集中分布，而时钟端点分布较疏密区域插入TSV较少。另外，根据CEA-LETI 公司、De Savoie大学和STM微电子公司联合的研究报告表明TSV与MOSFET 之间距离需要大于5um，从而避免TSV的插入对逻辑器件带来的影响，如图2 所示。因此，两个TSV之间需要满足最小距离约束条件才能满足制造和可靠性 要求。

对于第二点不足，在寻找最优配对时未考虑TSV的延迟影响，会使得配对 的两点并非在时序上最近。根据目前主流TSV模型参数（直径是4um，TSV电 容为28ff，电阻是0.053Ω）推算，此TSV的延迟将接近于一段长约8um的互 连线延迟（互连线单位电阻是0.1Ω/um及0.2fF/um）。而且由于TSV尺寸不 能随着特征尺寸成比例缩减，TSV产生的延迟占整个时钟树延迟的比重会越来 越大。另外，由于TSV本身较大的尺寸，TSV间的耦合效应对整个时钟网络的 影响将不容忽视。尤其是随着TSV的尺寸不能随着逻辑器件尺寸同比例缩小 时，TSV互耦的影响将会带来较大的逻辑延时、功耗以及时序错误。

发明内容

本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有 用的商业选择。为此，本发明的一个目的在于提出一种可以满足TSV在制造和 可靠性下的密度分布要求的针对TSV互连的三维集成电路时钟拓扑结构产生 方法。

为实现上述目的，本发明的实施例提供一种针对TSV互联的三维集成电路 时钟拓扑结构产生方法，包括如下步骤：

输入三维集成电路的时钟端点、时钟源、缓冲器库和TSV信息；

对每一层上的所述时钟端点采用归类算法圈出大密度区域，并对每层上圈 出的所述大密度区域逐次地按照自底向上的方式建立子树；

将所有层上未归类的所述时钟端点及各个归类区域已建立的时钟树根节 点映射到2D平面上；

利用筒分解建立最近邻居图的方法寻找每个节点的最近邻居点，根据距离 最近原则进行两两配对以生成父亲节点；以及

判断是否还有未配对的所述节点，如果没有，则自上而下插入所述缓冲器 库和所述TSV信息，以生成3D时钟树拓扑结构。

根据本发明实施例的针对TSV互联的三维集成电路时钟拓扑结构产生方 法，具有以下优点：

（1）基于时钟端点密度的归类算法保障了TSV的均匀分布，并且避免了 TSV过密的插入从而在一定层度上增加了可制造性及可靠性。

（2）本发明提出的TSV等效线长的概念有助于建立最优化的时钟树网络， 并且在增加有限线长的情况下（约7.2%）能够使得TSV的数量减少多达44.8%。

（3）本发明为设计者提供了一种在TSV数量和总互连线线长折中的设计方 案。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描 述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中 将变得明显和容易理解，其中：

图1为传统的CPU时钟端点的分布特点图；

图2为3D时钟树结构及缺陷引入示意图；

图3为根据本发明实施例的针对TSV互联的三维集成电路时钟拓扑结构产 生方法的流程图；

图4为根据本发明实施例的基于密度的简化归类算法流程图；

图5为根据本发明实施例的基于密度的简化归类算法例子说明图；

图6（a）和图6（b）为根据本发明实施例的对归类的大密度区进行建树 的例子说明图；

图7为根据本发明实施例的建立整个3D时钟树拓扑结构流程图；

图8为根据本发明实施例的归类算法对于TSV密度分布的影响；

图9为根据本发明实施例的3D时钟树总线长与归类半径之间的关系；

图10为根据本发明实施例的不同归类半径下得到的互联线线长及总延迟 的比较示意图；

图11为根据本发明实施例的只考虑寄生效应时，本发明与传统基于NNG 的方法对于整个3D时钟网络的影响比较示意图；

图12为根据本发明实施例的三维集成电路时钟拓扑结构产生方法与传统 的基于NNG的方法对于整个3D时钟网络的影响比较示意图；

图13（a）为在总线长（水平互连线与TSV等效线长总和）基本相等的情 况下，单一长互连线的示意图；

图13（b）为在总线长（水平互连线与TSV等效线长总和）基本相等的情 况下，互连线中插有一根TSV的示意图；以及

图13（c）为在总线长（水平互连线与TSV等效线长总和）基本相等的情 况下，互连线中插有两根TSV的示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自 始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元 件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不 能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长 度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、 “水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位 置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描 述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位 构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示 相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、 “第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的 描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、 “固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接， 或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以 通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术 人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

下面参考图3描述根据本发明实施例的针对TSV互联的三维集成电路时钟 拓扑结构产生方法。

如图3所示，本发明实施例的针对TSV互联的三维集成电路时钟拓扑结构 产生方法，包括如下步骤：

步骤S101，输入三维集成电路的时钟端点、时钟源、缓冲器库和TSV信 息。

在本发明的一个实施例中，时钟端点包括：时钟端点坐标、输入端电容和 下游延迟。

在本发明的又一个实施例中，缓冲器的电阻参数、电容参数、固有延时和 转换率。

在本发明的一个示例中，TSV信息包括两个TSV间最小距离、互连线和TSV 模型信息。

步骤S102，对每一层上的时钟端点采用归类算法圈出大密度区域，并对 每层上圈出的大密度区域逐次地按照自底向上的方式建立子树。

根据TSV密度约束条件圈出每层上时钟端点分布较密的区域，然后对每个 圈出的区域进行单独建立时钟树。

在本发明的一个实施例中，以两TSV间最小距离约束为归类半径，利用归 类算法对每层时钟端点进行归类，从而圈出较密的时钟端点分布区域，对所有 层上标出的大密度区域进行编号并标出此区域内的时钟端点，Sort(n)={此区 域内的时钟端点}，其中n表示第n个大密度区域。

对每一层上的时钟端点使用归类算法标出大密度区域，下面参考图4和图 5对步骤S102进行描述。

步骤S401，输入三维电路时钟端点坐标。

步骤S402，判断是否有未归类的层，如果是则执行步骤S403，否则执行 步骤S412。

步骤S403，选择未归类的一层。

步骤S404，判断当前层中是否有未归类的点，如果有，则执行步骤S405， 否则执行步骤S402。

步骤S405，选定未归类的一层中未归类的sink点。、

选取一个未归类的sink点，假设为sink（i）。

步骤S406，计算此点在曼哈顿半径r内的sink点数目。

根据选取的曼哈顿半径r，以此sink点的坐标为中心，建立以r为半径 的菱形，如图5中菱形标识所示。判断此菱形范围内未归类的sink数目，记 为density（i）。

步骤S407，判断sink节点数目是否大于疏密界定值，如果是，则执行步 骤S408，否者执行步骤S405。

步骤S408，将此节点及其周围节点加入一个cluster中。

步骤S4081，如果大于疏或者密的界定值，那么将此菱形内的所有未归类 的sink点标记为cluster1。

步骤S4082，选取cluster1中的某一sink点，然后以此点为中心，重复 步骤S4081圈出一菱形并判断此sink点的密度，若此点的密度仍大于疏密界 定值。则将此菱形内未归类的sink点加入cluster1。

步骤S4083，重复步骤S4081和步骤S4082，直到找不到可加入cluster1 的扩展点，最终标记cluster1中的所有sink点。

步骤S409，当前cluster下是否有未曾设为中心的节点，如果是，则执 行步骤S410，否则执行步骤S411。

步骤S410，从此cluster选取为设为中心的sink点。

重新选取未归类的sink点，以此点为中心重复上述步骤，从而可以圈出 此层中其余的大密度区，标记为cluster2，cluster3,…，类似地也可找到 其余层次上的大密度区。

步骤S411，输出此cluster及其包含的sink点。

步骤S412，输出所有层次上的归类cluster。

然后，如图6（a）所示，对每层上已经圈出的大密度区逐次地按自底向 上的方式建立子树。对于某个大密度区内的所有sink点，按照传统DME的方 式循环进行筒分解、建立最近邻居图、合并最优配对操作，最后得到每个大密 度区的子树根节点，如图6（b）所示，不同层次的节点标记成了不同颜色加 以说明。

步骤S103，将所有层上未归类的时钟端点及各个归类区域已建立的时钟 树根节点映射到2D平面上。

步骤S104，利用筒分解建立最近邻居图的方法寻找每个节点的最近邻居 点，根据距离最近原则进行两两配对以生成父亲节点。

步骤S105，判断是否还有未配对的所述节点，如果没有，则自上而下插 入缓冲器库和TSV信息，以生成3D时钟树拓扑结构。

如图7所示，生成3D时钟树拓扑结构，包括如下步骤：

步骤S701，输入三维电路时钟端点、buffer（缓冲器库）、TSV等信息。

步骤S702，使用归类算法圈出大密度区。

步骤S703，对各个大密度区域，利用DME合并建立支树。

步骤S704，将未归类的sink节点及各个支树根节点映射到一层。

将之前未归类的所有sink点及所有归类后建立的支树的根节点映射到一 层，即忽略所有节点的Z坐标。在本发明的一个示例中，将所有层上未归类的 时钟端点及各个归类区域已建立的时钟树根节点映射到2D平面上。

步骤S705，寻找最优配对节点paire（i，j），计算配对节点的合并代价。

考虑TSV延迟影响，自底向上寻找最优配对节点（node）。对于步骤S704 中的所有节点，通过筒分解建立最近邻居图的方式寻找最优的配对节点，

利用筒分解建立最近邻居图的方法寻找每个节点的最近邻居点，根据距离 最近原则进行两两配对，那么配对的两节点存在两种情况：1）配对的两节点 分布在同一层；2）配对的两节点分布在不同层。针对第一种情况，将根据传 统的DME方式进行合并产生合并线段。下面对第二种情况进行描述。

步骤S706，判断配对节点是否在同一层，如果是，则执行步骤S712，否 则执行步骤S707。

判断找到的最优配对的两个节点是否位于同一层上，如果Yes则按照传统 DME的方式合并线段产生两配对节点的父亲节点。

步骤S707，增加TEWL，重新计算两点合并代价。

在本发明中我们通过考虑TSV的延迟影响，提出了一种有效的判决是否需 要插入TSV的方法。为了能够同以往的总线长具备同样的评判标准，因此我们 提出了TSV等效线长的概念（TEWL）。

在假设TSV与互连线具备同样的驱动负载时，TEWL等于同样延迟下的互 连线线长，计算公式为其中R和C为TSV的 电阻及电容，r和c分别为互连线单位电阻和电容，CL为负载电容。

需要在配对两点之间插入TSV，则增加TSV延迟的影响计算配对后的合并 代价，分别重新寻找与之前配对两点在同一层上的最近邻居点，并分别判断合 并同一层上的两点的合并代价。

步骤S708，寻找每个节点所在同一层的最近节点，得到paire（i，m）， paire（j，n），计算两配对合并代价。

步骤S709，判断合并代价，如果paire（i，j）>paire（i，m）,paire （i，j）>paire（j，n）,则执行步骤S711，否则执行步骤S710。

判断合并初始找到的位于不同层的两点合并代价与其中一点在同一层上 的最近邻居点配对时的合并代价。

如果初始找到的位于不同层的两点合并代价大于其中一点在同一层上的 最近邻居点配对时的合并代价，则说明初始找到的位于不同层上的两点在时序 上也是最近的。

步骤S710，判断合并代价是否满足paire（i，j）<paire（i，m）,paire （i，j）<paire（j，n）,如果是，则执行步骤S712，否则执行步骤S713。

如果初始找到的位于不同层的两点合并代价小于或等于其中一点在同一 层上的最近邻居点配对时的合并代价，则说明在同一层上找到的配对点最优，

步骤S711，合并两组配对paire（i，m），paire（j，n）。

步骤S712，合并最初配对paire（i，j）。

步骤S713，合并paire（i，m），paire（j，n）中合并代价最小的配对。

步骤S714，判断是否有未合并节点，如果是，则执行步骤S705，否则执 行步骤S715。

将增加TEWL的考虑进行最优配对判决以及合并节点操作，具体包括如下 几个小步骤：

（1）针对寻找到的位于不同层次的最优配对节点Node(i),Node(j)，加入 TEWL的影响计算合并两点之后的合并代价，即增加的互连线长Incr(i,j)。

（2）针对配对的两节点所在的两层上的所有节点，分别执行一次筒分解 过程，寻找到两节点在本层上的最近邻居节点，假设分别为Node(m),Node(n)， 即找到了配对Pair(i,m),Pair(j,n)，且两组配对分别位于两层上。

（3）计算Pair(i,m),Pair(j,n)两组配对节点的合并代价，即合并后增加的线 长，记为。

（4）判断考虑TSV延迟后Node(i),Node(j)两节点的合并代价Incr(i,j)与 Incr(i,m),Incr(j,n)三者的大小关系。

若Incr(i,j)<Incr(i,m),Incr(j,n)，说明最初找到的位于不同层上的 Node(i),Node(j)两个节点的合并代价最小，然后利用DME方式合并两节点产生 其父亲节点，而且在两节点之间标志需要插入TSV；

若Incr(i,j)≥Incr(i,m),Incr(j,n),说明增加TSV延迟考虑之后最初找到的两节 点并不是实际最后的配对，而针对Node(i),Node(j)两节点，其在本层上的最近 邻居节点会组成最优配对，因此放弃最初找到的Pair(i,j)配对，利用DME方式 合并Pair(i,m),Pair(j,n)；

若Incr(i,j)介于Incr(i,m),Incr(j,n)之间，则仍是方式最初找到的Pair(i,j)配对 将Incr(i,m),Incr(j,n)最小的一组配对利用DME方式合并，产生其父亲节点。

步骤S715，插入buffer、TSV等信息，输出3D时钟树信息。

自上而下插入所述缓冲器库和所述TSV信息，以生成3D时钟树拓扑结构， 确定整个3D时钟网络。为了衡量本发明对于整个3D时钟树网络的影响，本发 明采用了修改后的传统自上而下的方法进行slew-aware buffer插入、TSV插 入、确定拐点等从而获得最后的3D时钟树网络。

下面对本发明的针对TSV互联的三维集成电路时钟拓扑结构产生方法的 实验配置环境和实验结果进行描述。

（1）实验环境

本发明首先使用C++实现3D CTS的基本流程，然后提取3D时钟树的网表， 利用Spice迭代仿真进行slew-aware及skew-aware的插入缓冲器操作。另外， 本发明中的测试用例所使用的模型参数来自于Predictive Technology Model (PTM)，单位互连线电阻是0.1Ω/um，单位互连线电容是0.2fF/um，TSV的寄 生电阻和电容分别是0.035Ω、28fF。测试使用的benchmark是在ISPD 2010 年竞赛所使用的benchmark（针对的是2D CPU芯片）基础上，切割堆叠成4 层以符合3D CPU的要求。

（2）实验结果

图8为使用归类算法同传统不使用归类算法的情况相比，TSV的密度分布 情况。由图8可知，同不使用归类算法的3D CTS方法相比，本发明中的归类 算法能够有效的大密度TSV的分布，从而使得TSV的分布相对均匀。

图9及图10为不同归类半径下得到的互连线线长、总延迟等，由图9和图 10可知，本发明可以通过调节归类半径的大小从而为设计者在TSV数目、互 连延迟和互连线线长之间提供一种有效的折中方案。

图11为只考虑TSV寄生效应时使用本发明提出的3D时钟拓扑产生方法与 传统基于NNG（最近邻居图）的方法对于整个3D时钟网络的影响比较。由图 11可知，本发明能够获得至多减少8.8%的TSV数量，并且获得4.2%的功耗缩 减，于此同时，总线长（水平互连线与TSV等效线长总和）能够减少0.7%至 9.7%。因此，这些实验结果证明了在产生3D时钟树拓扑结构时，TSV的寄生 效应不可忽略。

图12为本发明提出的3D时钟拓扑结构产生方法与传统基于NNG（最近邻 居图）的方法对于整个3D时钟网络的影响比较。由图12可知，本发明的3D 时钟树拓扑结构产生方法能够获得至多89.6%的TSV缩减以及47.5%的功耗减 少，而且跟传统基于NNG的3D时钟树拓扑结构产生方法相比，具有微小的总 线长（水平互连线与TSV等效线长总和）变化，原因可以通过图13简单说明。

图13所示为在总线长（水平互连线与TSV等效线长总和）基本相等的情况 下，三种互连情况：a）单一长互连线（如图13（a）所示）；b)互连线中插有 一根TSV（如图13（b）所示）；c）互连线中插有两根TSV（如图13（c）所示）。 三种互连情况下，等效总电容的大小关系为c)>b)>a)，将同样等同于功耗大 小关系。本发明旨在以最小的代价开销下缩减TSV的数量，会产生较多的类似 于a)和b)的情况，因此能够在保证总互连线几乎不变的情况下降低功耗、减 少TSV总数量。

本发明实施例的针对TSV互联的三维集成电路时钟拓扑结构产生方法，对 分布在不同层上的所有时钟端点使用归类算法进行划分，标识出时钟端点分布 较密的区域，并且对圈出的大密度区域使用DME算法建立子时钟树，将圈出的 大密度区域下建立的时钟树作为子树。此外，通过采用本发明提出的TSV等效 线长的概念考虑TSV延迟的影响，对所有的未建树的根节点和时钟端点建立整 个3D时钟树。

本发明实施例的针对TSV互联的三维集成电路时钟拓扑结构产生方法，具 有如下有益效果：

（1）基于时钟端点密度的归类算法保障了TSV的均匀分布，并且避免了 TSV过密的插入从而在一定层度上增加了可制造性及可靠性。

（2）本发明提出的TSV等效线长的概念有助于建立最优化的时钟树网络， 并且在增加有限线长的情况下（约7.2%）能够使得TSV的数量减少多达44.8%。

（3）本发明为设计者提供了一种在TSV数量和总互连线线长折中的设计方 案。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解 为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行 指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括 另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能 按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例 所属技术领域的技术人员所理解。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被 认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算 机可读介质中，以供指令执行系统、装置或设备（如基于计算机的系统、包括 处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系 统）使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言， "计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指 令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。 计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或多个 布线的电连接部（电子装置），便携式计算机盘盒（磁装置），随机存取存储器 （RAM），只读存储器（ROM），可擦除可编辑只读存储器（EPROM或闪速 存储器），光纤装置，以及便携式光盘只读存储器（CDROM）。另外，计算机 可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以 例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他 合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器 中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。 在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执 行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方 式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有 用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合 逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA） 等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或 部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种 计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组 合。

此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中， 也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块 中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的 形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品 销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、 “具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体 特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说 明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且， 描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例 中以合适的方式结合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例 是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本 发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修 改、替换和变型。