IP核检测版图、版图设计系统及版图设计方法

摘要

一种IP核检测版图、版图设计系统及版图设计方法，所述IP核检测版图，包括：IP核版图，所述IP核版图中位于中间位置的版图被去除，只保留IP核版图中位于边缘区域的版图，使得所述IP核检测版图的形状为环形，且所述IP核检测版图内圈边缘到IP核检测版图外圈边缘的间距范围大于或等于当前不同电路结构之间的最大间距设计规则。利用所述IP核检测版图和周围电路版图相结合进行设计规则检测，如果发现IP核检测版图和周围电路版图有冲突，可以立即对周围电路版图进行修改，节省了片上系统的设计时间，且IP核用户只能获得边缘区域的版图，无法通过所述IP核检测版图获得整个IP核的电路或版图，依然利于保护IP核的知识产权。

说明书

技术领域

本发明涉及片上系统的设计，特别涉及一种用于设计规则检测的IP核检测 版图、利用所述IP核检测版图进行片上系统版图设计的版图设计系统及版图设 计方法。

背景技术

随着超大规模集成电路的快速发展，半导体芯片的集成度越来越大，这 使得以前由多块芯片实现的功能可集成到单块芯片中，从而构成功能强大的 片上系统（System on Chip，SOC）。

由于片上系统结构复杂，如果每次从头开始设计，将花费大量的人力物 力。另外，由于电子产品的生命周期在不断缩短，芯片设计也要求在更短的 时间内完成。为了加快片上系统的设计速度，人们将已经设计好的，具有某 种特定功能的集成电路模块封装成IP核（Intellectual Property core），并在设 计中重复使用，从而简化芯片设计，缩短设计时间，提高设计效率。

IP核通常分为三种形式：软核（Soft Core）、硬核（Hard Core）和固核 （Firm Core）。软核是用VHDL等硬件描述语言描述的功能块，但是并不涉 及用什么具体电路元件实现这些功能。硬核为具体的集成电路版图，经过实 际的工艺流片验证，与工艺相关，同时还可以针对特定工艺或购买商进行功 耗和尺寸上的优化。固核是把在某一种现场可编程逻辑门阵列（FPGA）器件 上实现的电路结构编码文件，介于硬核和软核之间，是可综合的、带有布局 规则的软核。其中，由于经过版图设计优化，IP硬核通常具有面积小、功耗低 和性能高等的特点，可以在新的片上系统设计中作为特定功能模块直接调用。

由于术业有专攻，不同公司之间都有不同的研究方向，大部分电路设计 公司、研究所等IP核用户都不会将整个片上系统都由自己设计，往往会采用市 场上硬核提供商提供的一些成熟的IP核集成在自己的集成电路中，形成一个新 的片上系统，可大幅降低设计时间，且由于所述成熟的IP核往往经过多次优化， 往往比自己设计的IP核的性能、稳定性高，不良率低。且所述硬核提供商一般 为芯片制造商，将所述IP核提供给各种IP核用户使用时，为了保护自己的IP核 的知识产权，并不会将IP核的具体电路和版图告知IP核用户，仅仅将所述IP核 的大小、尺寸、与周围电路相连接的端口、类型、参数及位置告知IP核用户， IP核用户利用所述信息设计IP核周围的电路及对应的周围电路版图，但这会给 让IP核用户在进行周围电路版图设计时造成诸多困扰。

发明内容

本发明解决的问题是提供一种IP核检测版图、版图设计系统及版图设计 方法，既能避免IP核的版图发生泄露，又能提高利用IP核进行电路设计的设 计时间。

为解决上述问题，本发明技术方案提供了一种IP核检测版图，包括：IP 核版图，所述IP核版图中位于中间位置的版图被去除，只保留IP核版图中位 于边缘区域的版图，使得所述IP核检测版图的形状为环形，且所述IP核检测 版图内圈边缘到IP核检测版图外圈边缘的间距范围大于或等于当前不同电路 结构之间的最大间距设计规则。

可选的，所述IP核检测版图内圈边缘到IP核检测版图外圈边缘的间距范 围为0.1微米~10微米。

可选的，不同电路结构之间的最大间距设计规则为不同的互连线、通孔、 元器件或引脚之间的间距设计规则的最大值。

可选的，所述IP核检测版图的外圈形状为正方形、长方形或菱形，相对 应的，所述IP核检测版图的内圈形状也为正方形、长方形或菱形。

可选的，所述IP核检测版图暴露出的电路结构包括互连线、通孔、元器 件或引脚。

可选的，所述IP核检测版图包括一层或多层的电路版图。

本发明技术方案还提供了一种利用所述IP核检测版图进行片上系统版图 设计的版图设计系统，包括：

用于集成电路版图设计的计算机辅助设计单元、设计规则检测单元和与 所述计算机辅助设计单元、设计规则检测单元相连接的数据存储单元；

所述数据存储单元存储的文件包括IP核版图文件、周围电路版图文件和 用户设定的设计规则文件，所述IP核版图文件包括IP核检测版图和IP核版 图的设计信息，所述周围电路版图文件包括位于IP核周围的电路的周围电路 版图，所述设计规则文件包括版图设计中不同互连线、通孔、元器件和引脚 等电路结构之间的间距范围；

利用所述IP核检测版图和所述IP核版图的设计信息，在所述计算机辅助 设计单元中设计周围电路版图，并将形成的周围电路版图文件存储在数据存 储单元中；

利用所述设计规则检测单元对所述周围电路版图进行设计规则检测，或 将所述IP核检测版图、周围电路版图相结合进行设计规则检测，以获得符合 设计规则的周围电路版图。

可选的，所述设计规则包括不同的互连线、通孔、元器件或引脚之间的 间距设计规则。

可选的，对所述周围电路版图进行设计规则检测，判断所述周围电路版 图内的互连线、通孔、元器件或引脚之间的间距是否符合设计规则。

可选的，将所述IP核检测版图、周围电路版图相结合进行设计规则检测， 判断所述周围电路版图和IP核检测版图之间的互连线、通孔、元器件或引脚 之间的间距是否符合设计规则。

可选的，所述IP核检测版图内圈边缘到IP核检测版图外圈边缘的间距范 围为0.1微米~10微米。

可选的，所述IP核检测版图内圈边缘到IP核检测版图外圈边缘的间距范 围大于或等于不同电路结构之间的间距设计规则的最大值。

本发明技术方案还提供了一种利用所述版图设计系统的版图设计方法， 包括：

利用所述IP核检测版图和IP核版图的设计信息，在所述IP核版图对应 的位置周围设计形成周围电路版图；

将所述IP核检测版图与周围电路版图相结合进行设计规则检测，获得所 述周围电路版图与IP核检测版图之间不满足设计规则的版图位置；

根据所述获得的不满足设计规则的版图位置，修改所述周围电路版图， 使得所述周围电路版图符合设计规则。

可选的，所述设计规则检测在设计形成周围电路版图的过程中进行。

可选的，所述设计规则检测在设计形成周围电路版图后进行。

与现有技术相比，本发明具有以下优点：

本发明实施例提供的IP核检测版图包括：IP核版图，所述IP核版图中 位于中间位置的版图被去除，只保留IP核版图中位于边缘区域的版图，使得 所述IP核检测版图的形状为环形，且所述IP核检测版图内圈边缘到IP核检 测版图外圈边缘的间距范围大于或等于当前不同电路结构之间的最大间距设 计规则。利用所述IP核检测版图和周围电路版图相结合进行设计规则检测， 由于所述IP核检测版图内圈边缘到IP核检测版图外圈边缘的间距范围大于或 等于当前不同电路结构之间的最大间距设计规则，使得IP核最外圈的电路结 构暴露出来，如果发现IP核检测版图和周围电路版图有冲突，可以立即对周 围电路版图进行设计，使得所述周围电路版图符合设计规则，节省了片上系 统的设计时间。如果没发现IP核检测版图和周围电路版图有冲突，则表明最 终形成的片上系统的电路版图也符合设计规则，且IP核用户只能获得边缘区 域的版图，无法通过所述IP核检测版图获得整个IP核的电路或版图，依然利 于保护IP核的知识产权。

附图说明

图1是本发明实施例的IP核检测版图的结构示意图；

图2是本发明实施例的IP核检测版图与周围电路版图的结构位置示意图；

图3是本发明实施例的利用所述IP核检测版图进行片上系统版图设计的 版图设计系统；

图4是本发明实施例的利用所述版图设计系统进行版图设计的版图设计 方法的流程示意图。

具体实施方式

发明人发现，目前IP核用户利用市场上一些成熟的IP核，特别是硬核集 成在自己的芯片形成片上系统，在将片上系统的电路制作成版图时，经常不 能通过设计规则检测（Design Rule Check，DRC），但是单独对硬核的版图或 对周围电路的版图进行设计规则检测（Design Rule Check，DRC）时，却能通 过检查。发明人经过研究发现，由于IP提供商不会提供IP核的版图，IP核 用户在进行周围电路版图设计时，虽然周围电路版图内部可以按照设计规则 进行设计，但无法根据IP核的版图对应地设计靠近IP核版图的周围电路版图， 往往会使得IP核版图中的元器件、互连线、通孔或引脚与周围电路版图中的 元器件、互连线、通孔或引脚之间的间距过小，无法通过设计规则检测（DRC）。 由于IP核的具体版图只有芯片制造商（即IP提供商）持有，所述将周围电路 版图与IP核版图相结合进行设计规则检测的工序只能由芯片制造商进行，这 时的周围电路版图往往已经全部设计和仿真完成，准备进行流片验证，如果 发现周围电路版图和IP核版图相结合无法通过设计规则检测，就需要重新修 改周围电路版图或IP核版图。由于硬核的版图往往不会修改，且为了节省芯 片面积，原设计的周围电路的版图不会留有修改的冗余面积，因此需要将周 围电路版图进行重新设计，会让IP核用户浪费大量的人力和物力。

为了避免重新对周围电路版图进行设计，IP核用户还可以在硬核版图的 周围设置冗余面积，确保周围电路版图与硬核版图之间的间距大于设计规则， 但这会造成芯片面积的极大浪费，使得芯片面积增大，成本升高。

为此，发明人提供了一种IP核检测版图、版图设计系统及版图设计方法， 在所述IP核检测版图中，位于中间位置的IP核版图被去除，只保留位于边缘 区域的IP核版图，且所述IP核检测版图内圈边缘到IP核检测版图外圈边缘 的间距范围大于或等于当前不同电路结构之间的最大间距设计规则。由于所 述IP核检测版图只保留位于边缘区域的IP核版图，无法通过边缘区域的IP 核版图获得整个IP核版图，依然利于保护IP核的知识产权，且当IP核提供 商将所述IP核检测版图提供给IP核用户时，IP核用户可以根据所述IP核检 测版图设计位于IP核周围的周围电路版图，且随时将所述IP核检测版图与周 围电路版图相结合进行设计规则检测，能避免周围电路版图因不符合设计规 则需重新设计，可以大幅节省芯片设计时间。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图 对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够 以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本 发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本发明实施例首先提供了一种IP核检测版图，请参考图1，为本发明实 施例的IP核检测版图的结构示意图，具体包括：IP核版图，所述IP核版图 中位于中间位置01的版图被去除，只保留IP核版图中位于边缘区域02的版 图，使得所述IP核检测版图10的形状为环形，且所述IP核检测版图10内圈 边缘到IP核检测版图外圈边缘的间距范围大于或等于当前不同电路结构之间 的最大间距设计规则。

所述IP核为片上系统中具有特定功能的集成电路模块，在本实施例中， 所述IP核模块为硬核，IP核提供商将IP核的具体电路设计成IP核版图。为 了保护IP核的知识产权，当需要将所述IP核版图提供给IP核用户进行片上 系统设计时，提供所述只保留边缘区域的IP核检测版图，IP核用户可以利用 所述IP核检测版图进行版图设计及设计规则检测，可以有效地节省时间，同 时IP核提供商的IP核模块的具体电路及版图也不会被电路设计公司知晓。因 此，在设计完成所述IP核版图，并且所述IP核版图通过设计规则检测（DRC） 和实际的工艺流片验证后，将所述IP核版图中位于中间位置01的版图去除， 只保留IP核版图中位于边缘区域02的版图，并将边缘区域的版图作为本发明 实施例的IP核检测版图，IP核提供商将所述IP核检测版图的版图设计文件 提供给IP核用户。其中，当所述IP核版图包括一层或多层布线层时，所述IP 核检测版图相对应地包括一层或多层检测版图。

由于所述IP核版图在实际的工艺流片前通过了设计规则检测（DRC）， 且由于所述IP核版图的大小、版图、与周围电路的接口位置等都已确定，而 周围电路的版图都是紧贴IP核版图进行设计，当发生IP核版图与周围电路的 版图发生冲突时，如果需要改变IP核版图，会导致IP核版图的大小发生改变， 仍然需要改变周围电路的版图，因此只能对周围电路的版图进行修改。

所述IP核检测版图的外圈的形状为长方形、正方形、菱形或其他规则或 不规则的图形，所述IP核检测版图的外圈的形状由IP核版图决定，相对应的， 所述IP核检测版图的内圈的形状为长方形、正方形、菱形或其他对应的规则 或不规则的图形，有利于控制IP核检测版图在边缘位置保留的面积的大小。 在本实施例中，所述IP核检测版图的内圈形状和外圈形状都为正方形，所述 IP核检测版图内圈边缘到IP核版图外圈边缘的间距处处相等且间距范围为 0.1微米~10微米，且所述IP核检测版图内圈边缘到IP核检测版图外圈边缘 的间距范围大于或等于当前不同电路结构之间的最大间距设计规则。在其他 实施例中，所述IP核检测版图内圈边缘到IP核版图外圈边缘的间距也可以不 处处相等，所述IP核检测版图内圈边缘到IP核版图外圈边缘的间距也可以为 其他值。所述电路结构之间的最大间距设计规则包括位于不同的互连线、通 孔、元器件、引脚之间的间距设计规则的最大值。所述间距设计规则即为不 同电路结构之间的最小间距，例如平行互连线之间的垂直间距、相错的两个 正方形通孔最相近的两个角之间的距离等，在版图设计中不同电路结构之间 的间距必须大于或等于所述规定的最小间距。由于不同电路结构之间所要求 的最小间距不相同，例如不同互连线之间具有第一最小间距、不同通孔之间 具有第二最小间距、不同互连线和通孔之间具有第三最小间距、不同互连线 与引脚之间具有第四最小间距等，而所述多种间距往往因为结构和制造工艺 的不同而各不相同。在本实施例中，所述IP核版图内圈边缘到IP核版图外圈 边缘的间距范围大于或等于所述各个最小间距中的最大值，有利于IP核检测 版图进行设计规则检测。当利用所述IP核检测版图和周围电路版图相结合进 行设计规则检测，由于所述IP核检测版图内圈边缘到IP核检测版图外圈边缘 的间距范围大于或等于当前不同电路结构之间的最大间距设计规则，使得IP 核最外圈的电路结构暴露出来，如果发现IP核检测版图和周围电路版图有冲 突，可以立即对周围电路版图进行设计，使得所述周围电路版图符合设计规 则，节省了片上系统的设计时间，如果没发现IP核检测版图最外圈的电路结 构和周围电路版图有冲突，则表明最终形成的片上系统的电路版图也一定符 合设计规则。

在本实施例中，不同层的IP核检测版图中内圈到外圈的间距相同，在其 他实施例中，由于不同层中的电路结构不相同，不同层的IP核检测版图中内 圈到外圈的间距也可以不同。

请参考图2，为本发明实施例的IP核检测版图10与周围电路版图20的 结构位置示意图。为描述方便，本发明实施例的图1和图2中只在其中一个 边具有三条与外圈边缘有不同间距的互连线，在实际的电路中，IP核版图的 每一个边都具有若干互连线、通孔、元器件、引脚等电路结构。由于版图设 计中不同电路结构的设计规则不同，使得最靠近IP核版图外圈边缘的电路结 构与外圈边缘的间距各不相同。在图2中，互连线11最靠近外圈边缘，互连 线13最远离外圈边缘，互连线12与外圈边缘的间距位于互连线11和互连线 13两者之间。在其中一个实施例，所述互连线11与外圈边缘的间距范围为 20nm，所述互连线12与外圈边缘的间距范围为80nm，所述互连线13与外圈 边缘的间距范围为150nm，而设计规则中不同互连线之间的最小间距为 100nm。在现有技术中，由于IP核供应商不提供IP核检测版图，如果位于所 述IP核检测版图周围的周围电路版图中的电路结构刚好沿IP核检测版图的外 圈边缘设置，即如图2中所示，当周围电路版图20中的互连线21、22、23 沿IP核检测版图的外圈边缘设置且与IP核检测版图中的互连线11、12、13 一一对应，在进行设计规则检测时，所述互连线11、12与互连线21、22的 间距不符合设计规则，需要重新设计。而在本实施例中，由于所述IP核检测 版图已经示出了IP核版图中靠近边缘位置的电路结构，因此，IP核用户可以 根据所述IP核检测版图在版图设计完成前调整互连线21、22的位置，使得所 述互连线11、12与互连线21、22的间距等于或大于不同互连线之间的最小 间距100nm，使得最终的片上系统的版图可以通过设计规则检测。

请参考图3，本发明实施例还提供了一种利用上述IP核检测版图进行片 上系统版图设计的版图设计系统，包括：用于集成电路版图设计的计算机辅 助设计（ComputerAid Design，CAD）单元110、设计规则检测单元120和与 所述计算机辅助设计单元110、设计规则检测单元120相连接的数据存储单元 130，所述数据存储单元130存储的文件包括IP核版图文件131、周围电路版 图文件132和用户设定的设计规则文件133。

所述计算机辅助设计单元110为用于进行集成电路版图设计的CAD软 件，根据IP核提供商提供IP核版图的形状、大小、与周围电路相连接的端口、 类型、参数及位置，利用所述计算机辅助设计单元110将IP核周围的周围电 路设计成周围电路版图，并留出所述IP核版图的位置，将形成的周围电路版 图文件132存储在数据存储单元130中。

所述设计规则检测单元120根据所述数据存储单元130存储的由用户设 定的设计规则文件133执行设计规则检测，所述设计规则包括电路结构之间 间距，所述电路结构包括互连线、通孔、元器件和引脚等，利用所述设计规 则检测获得版图设计中不同互连线、通孔、元器件和引脚等电路结构之间的 间距是否在特定的范围内。所述设计规则检测单元120可以只针对周围电路 版图文件132进行设计规则检测，以判断所述周围电路版图内的互连线、通 孔、元器件或引脚之间的具体布线、间距是否符合设计规则。所述设计规则 检测单元120还可以将所述IP核版图文件131、周围电路版图文件132相结 合进行设计规则检测，以判断在最终形成的片上系统中所述周围电路版图和 IP核版图之间的互连线、通孔、元器件或引脚之间的具体布线、间距是否符 合设计规则。在其他实施例中，所述设计规则检测还包括对互连线、通孔、 元器件和引脚等电路结构的尺寸是否在特定的范围内，互连线是否连接准确 等。

所述IP核版图文件131中包括IP核检测版图和所述IP核版图的设计信 息，所述IP核检测版图包括只保留IP核版图中位于边缘区域的版图，使得所 述IP核检测版图的形状为环形，所述IP核版图的设计信息包括IP核版图的 形状、大小、与周围电路相连接的端口、类型、参数及位置。IP核用户可以 利用所述设计信息对周围电路进行周围电路版图设计，且利用所述IP核检测 版图进行靠近IP核位置的版图的设计及设计规则检测，避免最终形成的片上 系统中所述周围电路版图和IP核版图内的具体布线、间距因不符合设计规则 需要重新设计，可以有效地节省设计时间，同时IP核用户也不能从所述IP核 版图文件中获得IP核的具体电路及版图。所述周围电路版图文件132为用户 利用所述计算机辅助设计单元110设计形成的位于IP核版图周围的周围电路 版图。所述用户设定的设计规则文件133包括版图设计中不同互连线、通孔、 元器件和引脚等电路结构之间的间距范围，其中，所述设计规则文件133中 的数据可以根据制作工艺、电路特性的改变进行改变。在其他实施例中，所 述用户设定的设计规则文件包括版图设计中互连线、通孔、元器件和引脚等 电路结构的尺寸范围等。

本发明实施例还提供了一种利用所述IP核检测版图进行片上系统版图设 计的版图设计方法，请参考图4，为本发明实施例的版图设计方法的流程示意 图，具体包括：

步骤S101，利用所述IP核检测版图和IP核版图的设计信息，在所述IP 核版图对应的位置周围设计形成周围电路版图；

步骤S102，将所述IP核检测版图与周围电路版图相结合进行设计规则检 测，获得所述周围电路版图与IP核检测版图之间不满足设计规则的版图位置；

步骤S103，根据所述获得的不满足设计规则的版图位置，修改所述周围 电路版图，使得所述周围电路版图符合设计规则。

具体的，IP核用户在计算机辅助设计单元110中设计位于IP核周围的周 围电路版图。利用IP核进行片上系统中的周围电路版图设计时，利用IP核提 供商提供IP核版图的设计信息，所述设计信息包括IP核的形状、大小、与周 围电路相连接的端口、类型、参数及位置等信息，以便于IP核用户在对周围 电路版图进行设计时预留出IP核版图的位置和周围电路中与IP核进行数据交 换的端口的位置。

在其他实施例中，还可以将所述IP核检测版图加载到计算机辅助设计单 元110中，利用IP核检测版图的外圈形状、大小等信息进行周围电路版图的 设计。

在本实施例中，在周围电路版图的设计完成后，利用设计规则检测单元， 对所述周围电路版图单独进行设计规则检测，和将所述周围电路版图和IP核 检测版图相结合进行设计规则检测。其中，设计规则检测单元对所述周围电 路版图单独进行设计规则检测可以检测周围电路版图内部的互连线、通孔、 元器件或引脚之间的间距是否符合设计规则，设计规则检测单元将所述周围 电路版图和IP核检测版图相结合进行设计规则检测可以检测出所述周围电路 版图和IP核检测版图之间的互连线、通孔、元器件或引脚之间的间距是否符 合设计规则。由于本发明实施例进行的设计规则检测由IP核用户执行检测， 周围电路版图并没有经过最终的流片验证，如果发现IP核检测版图和周围电 路版图有冲突，可以立即对周围电路版图进行设计，不用再等到芯片制造商 进行设计规则检测发现问题后重新让IP核用户修改周围电路版图，使得所述 周围电路版图符合设计规则，节省了片上系统的设计时间。

在其他实施例中，还可以在周围电路版图的设计过程中，实时地利用设 计规则检测单元，对所述周围电路版图单独进行设计规则检测，和将所述周 围电路版图和IP核检测版图相结合进行设计规则检测，如果发现IP核检测版 图和周围电路版图有冲突，可以立即对周围电路版图进行设计，使得所述周 围电路版图符合设计规则，节省了片上系统的设计时间。

综上，本发明实施例提供的IP核检测版图包括：IP核版图，所述IP核 版图中位于中间位置的版图被去除，只保留IP核版图中位于边缘区域的版图， 使得所述IP核检测版图的形状为环形，且所述IP核检测版图内圈边缘到IP 核检测版图外圈边缘的间距范围大于或等于当前不同电路结构之间的最大间 距设计规则。利用所述IP核检测版图和周围电路版图相结合进行设计规则检 测，由于所述IP核检测版图内圈边缘到IP核检测版图外圈边缘的间距范围大 于或等于当前不同电路结构之间的最大间距设计规则，使得IP核最外圈的电 路结构暴露出来，如果发现IP核检测版图和周围电路版图有冲突，可以立即 对周围电路版图进行设计，使得所述周围电路版图符合设计规则，节省了片 上系统的设计时间，如果没发现IP核检测版图和周围电路版图有冲突，则表 明最终形成的片上系统的电路版图也符合设计规则，且IP核用户只能获得边 缘区域的版图，无法通过所述IP核检测版图获得整个IP核的电路或版图，依 然利于保护IP核的知识产权。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任 何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的 方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱 离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何 简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。