基于FIR滤波器的宽带阵列互耦误差校正系统及方法

摘要

本发明公开了一种基于FIR滤波器的宽带阵列互耦误差校正系统及方法，由于传统宽带互耦误差校正实现难度较大，本发明采用FIR滤波器作为校正滤波器对互耦误差进行校正，并对完成了对校正滤波器的实现，将宽带算法进行了实现；为了适应宽带互耦误差校正需求，本发明设计了基于分段卷积的FIR滤波器使得校正方法的运算速度更快，效率更高。

说明书

技术领域

本发明涉及宽带互耦误差校正系统及方法，具体涉及一种基于FIR滤波器的宽带阵列互耦误差校正系统及方法。

背景技术

与窄带阵列相比而言，宽带阵列的互耦误差随接收信号频率而变化，这使得宽带互耦误差校正较窄带而言增加了不少难度。针对接收宽带信号的数字阵列来说，由于接收信号的频段较宽，阵列中阵元间距对应的电尺寸不再像窄带阵列那样保持不变，而是随着频率的变化而变化。由此可见，阵元间的互耦效应随频率变化。此时，阵元间距不能与每个频点的互耦效应匹配。对于阵元间距的阵列来说，互耦误差将导致不同接收信号频率下的电尺寸差异很大，进而使阵列信号处理算法性能严重下降。

现有技术利用系统辨识的方法实现了对于宽带互耦误差的校正，通过利用RMIM法得到整个通带内一组离散频点的互耦误差矩阵；然后将宽带互耦矩阵的每个元素看成传递函数，并建立代价函数通过最小二乘法去逼近得到传递函数的参数；最后，得到了通带内任意频率的互耦矩阵；现有技术还提出了一种新的自适应阵列宽带补偿系统，将阵元方向图重构算法与系统辨识算法相结合，使得阵元的结构与极化有良好的适应性，并通过使用宽带微带天线验证了此方法对于互耦校正的有效性。然而，RMIM法和阵元方向图重构算法工作量巨大，且对测试环境要求较高，在复杂的外场环境下往往难以应用。另外，该类方法所得到的宽带互耦矩阵建立在自回归(Auto-regressive moving-average,ARMA)模型之上，在硬件平台上实现较为困难。

综上所述，现有技术中的互耦误差校正系统及方法在实际应用时存在实现困难，计算量大，导致校正速度不快，效率不高的问题。

发明内容

本发明的目的在于提供一种基于FIR滤波器的宽带阵列互耦误差校正系统，用以解决现有技术中的互耦误差校正系统及方法在实际应用时，校正速度不快，效率不高的问题。

为了实现上述任务，本发明采用以下技术方案：

一种基于FIR滤波器的宽带阵列互耦误差校正系统，用于消除所述的宽带阵列接收的待校正信号序列中的互耦误差，所述的系统包括滤波器参数获得模块，所述的系统还包括分段FIR滤波器；

所述的滤波器参数获得模块用于根据所述的宽带阵列，获得FIR滤波器参数，所述的FIR滤波器参数包括滤波器阶数以及滤波器序列；

所述的分段FIR滤波器模块用于根据所述的FIR滤波器参数，对所述的待校正信号序列进行校正，输出校正后的信号序列；

其中，所述的分段FIR滤波器包括信号输入子模块、分段子模块、滤波器参数输入子模块、傅里叶变换子模块、合并点乘子模块、傅里叶逆变换子模块、重叠保留子模块以及输出子模块；

所述的信号输入子模块用于输入所述的待校正信号序列；

还用于对所述的待校正信号序列进行延迟，获得延迟信号序列；

所述的分段子模块用于对所述的待校正信号序列以及延迟信号序列分别进行均匀分段，获得分段后的待校正信号序列以及分段后的延迟信号序列；

所述的滤波器参数输入子模块用于输入所述的滤波器序列后，对所述的滤波器序列补零，获得补零后的滤波器序列；

所述的傅里叶变换子模块用于对分段后的待校正信号序列、分段后的延迟信号序列以及补零后的滤波器序列分别进行傅里叶变换，获得变换后的待校正信号序列、变换后的延迟信号序列以及变换后的滤波器序列；

所述的合并点乘子模块用于将所述的变换后的待校正信号序列与所述的变换后的滤波器序列点乘，获得点乘后的待校正信号序列；

还用于将所述的变换后的延迟信号序列与所述的变换后的滤波器序列点乘，获得点乘后的延迟信号序列；

所述的傅里叶逆变换子模块用于对所述的点乘后的待校正信号序列以及点乘后的延迟信号序列分别进行傅里叶逆变换，获得逆变换后的待校正信号序列以及逆变换后的延迟信号序列；

所述的重叠保留子模块用于将所述的逆变换后的待校正信号序列以及逆变换后的延迟信号序列进行拼接，获得校正后的信号序列；

所述的输出子模块用于将所述的校正后的信号序列进行输出。

进一步地，所述的滤波器参数获得模块包括校正源发射子模块，窄带互耦误差估计子模块，误差校正矩阵获得子模块以及滤波器参数获得子模块；

所述的校正源发射子模块用于向所述的宽带阵列发射覆盖所有频点的窄带信号，获得窄带信号；

所述的窄带互耦误差估计子模块用于利用窄带互耦误差估计算法，获得所述窄带信号的窄带互耦误差矩阵；

所述的误差校正矩阵获得子模块用于根据窄带互耦误差矩阵，获得窄带互耦误差校正矩阵；

所述的滤波器参数获得子模块用于根据所述的窄带互耦误差校正矩阵，获得FIR滤波器参数。

进一步地，所述的信号输入子模块对所述的待校正信号序列进行延迟时，对所述的信号序列延迟M-1个周期，获得延迟信号序列，其中M为滤波器阶数，M为大于1的整数；

所述的分段子模块对所述的待校正信号序列以及延迟信号序列分别进行均匀分段时，每段信号序列的长度为N，其中N＝2(M-1)，获得分段后的待校正信号序列以及分段后的延迟信号序列；

所述的滤波器参数输入子模块在对所述的滤波器序列补零时，在所述滤波器序列后补N-M个零，获得补零后的滤波器序列；

所述的傅里叶变换子模块对分段后的待校正信号序列、分段后的延迟信号序列以及补零后的滤波器序列分别进行N点傅里叶变换，获得变换后的待校正信号序列、变换后的延迟信号序列以及变换后的滤波器序列；

所述的傅里叶逆变换子模块用于对所述的点乘后的待校正信号序列以及点乘后的延迟信号序列分别进行N点傅里叶逆变换，获得逆变换后的待校正信号序列以及逆变换后的延迟信号序列。

所述的重叠保留子模块将所述的逆变换后的待校正信号序列以及逆变换后的延迟信号序列进行拼接时，取逆变换后的待校正信号序列的后M-1个点以及逆变换后的延迟信号序列的后M-1个点进行拼接，获得校正后的信号序列。

一种基于FIR滤波器的宽带阵列互耦误差校正方法，用于消除所述的宽带阵列接收的待校正信号序列中的互耦误差，按照以下步骤执行：

步骤1、根据所述的宽带阵列，获得FIR滤波参数，所述的FIR滤波参数包括滤波阶数以及滤波序列；

步骤2、根据所述的FIR滤波参数，对所述的待校正信号序列进行校正，输出校正后的信号序列；

其中，所述的步骤2具体包括：

步骤2.1、输入所述的待校正信号序列；对所述的待校正信号序列进行延迟，获得延迟信号序列；

步骤2.2、对所述的待校正信号序列以及延迟信号序列分别进行均匀分段，获得分段后的待校正信号序列以及分段后的延迟信号序列；

步骤2.3、输入所述的滤波序列后，对所述的滤波序列补零，获得补零后的滤波序列；

步骤2.4、对分段后的待校正信号序列、分段后的延迟信号序列以及补零后的滤波序列分别进行傅里叶变换，获得变换后的待校正信号序列、变换后的延迟信号序列以及变换后的滤波序列；

步骤2.5、将所述的变换后的待校正信号序列与所述的变换后的滤波序列点乘，获得点乘后的待校正信号序列；

将所述的变换后的延迟信号序列与所述的变换后的滤波序列点乘，获得点乘后的延迟信号序列；

步骤2.6、对所述的点乘后的待校正信号序列以及点乘后的延迟信号序列分别进行傅里叶逆变换，获得逆变换后的待校正信号序列以及逆变换后的延迟信号序列；

步骤2.7、将所述的逆变换后的待校正信号序列以及逆变换后的延迟信号序列进行拼接，获得校正后的信号序列；

步骤2.8、将所述的校正后的信号序列进行输出。

进一步地，所述的步骤1具体包括：

步骤1.1、向所述的宽带阵列发射覆盖所有频点的窄带信号，获得窄带信号；

步骤1.2、利用窄带互耦误差估计算法，获得所述窄带信号的窄带互耦误差矩阵；

步骤1.3、根据窄带互耦误差矩阵，获得窄带互耦误差校正矩阵；

步骤1.4、根据所述的窄带互耦误差校正矩阵，获得FIR滤波参数。

进一步地，所述的步骤2.1中，对所述的待校正信号序列进行延迟时，对所述的信号序列延迟M-1个周期，获得延迟信号序列，其中M为滤波阶数，M为大于1的整数；

所述的步骤2.2中，对所述的待校正信号序列以及延迟信号序列分别进行均匀分段时，每段信号序列的长度为N，其中N＝2(M-1)，获得分段后的待校正信号序列以及分段后的延迟信号序列；

所述的步骤2.3中，输入所述的滤波序列后，对所述的滤波序列补零时，在所述滤波序列后补N-M个零，获得补零后的滤波序列；

所述的步骤2.4中，对分段后的待校正信号序列、分段后的延迟信号序列以及补零后的滤波序列分别进行N点傅里叶变换，获得变换后的待校正信号序列、变换后的延迟信号序列以及变换后的滤波序列；

所述的步骤2.6中，对所述的点乘后的待校正信号序列以及点乘后的延迟信号序列分别进行N点傅里叶逆变换，获得逆变换后的待校正信号序列以及逆变换后的延迟信号序列；

所述的步骤2.7中，将所述的逆变换后的待校正信号序列以及逆变换后的延迟信号序列进行拼接时，取逆变换后的待校正信号序列的后M-1个点以及逆变换后的延迟信号序列的后M-1个点进行拼接，获得校正后的信号序列。

本发明与现有技术相比具有以下技术特点：

1、本发明提供的宽带阵列互耦误差校正系统设置了分段子模块、对应的合并点乘子模块以及重叠保留子模块，实现了FIR滤波器分段卷积的功能，提高了误差校正的速度以及效率；

2、本发明提供的宽带阵列互耦误差校正系统通过设置了信号输入子模块以及滤波器参数输入子模块，分别对待校正信号序列以及滤波器序列分别处理，提高了校正系统的校正速度以及效率；

3、本发明提供的宽带阵列互耦误差校正方法采用分段卷积的思想，使得多个序列能够同步处理，提高了校正方法的校正速度以及效率；

4、本发明提供的宽带阵列互耦误差校正系统及方法，通过实验验证在工程上易于实现，尤其是在FPGA处理器中校正速度明显提高，减少了片内资源消耗，且校正效果较传统校正系统及方法优越。

附图说明

图1为本发明提供的宽带阵列互耦误差校正系统结构示意图；

图2为本发明提供的宽带阵列互耦误差校正系统及方法测试结果图；

图3为本发明提供的宽带阵列互耦误差校正系统资源占用情况图。

具体实施方式

首先对本发明中出现的技术术语进行解释，以帮助更好的理解本申请的技术内容：

宽带阵列：将工作在同一宽带频率的两个或两个以上的单个天线，按照一定的要求进行馈电和空间排列构成天线阵列。

宽带阵列互耦误差：对于数字阵导引头而言，阵元间并不是完全隔离的，阵元与阵元之间存在着相互的影响。阵列中任意两根天线之间的距离较近时，任意一根天线辐射或接收到的电磁能量的一部分总会耦合到另一根天线上，上述现象被称为互耦效应，由这个互耦效应带来的对接收信号的影响，叫做互耦误差。

实施例一

如图1所示，在本实施例中公开了一种基于FIR滤波器的宽带阵列互耦误差校正系统，用于消除所述的宽带阵列接收的待校正信号序列中的互耦误差。

在本实施例中，待校正信号序列的校正思路为首先针对宽带阵列，计算出这个宽带阵列的互耦误差的大小，将互耦误差作为滤波器的参数设计滤波器，再利用设计好的滤波器将这部分互耦误差进行消除。

因此，本发明提供的系统包括滤波器参数获得模块以及分段FIR滤波器。

其中，滤波器参数获得模块用于根据所述的宽带阵列，获得FIR滤波器参数，FIR滤波器参数包括滤波器阶数以及滤波器序列；

在本实施例中，FIR滤波器参数获得模块是为了计算得到宽带阵列的互耦误差的大小，将该互耦误差转换为FIR滤波器参数。

可选地，滤波器参数获得模块包括校正源发射子模块，窄带互耦误差估计子模块，误差校正矩阵子获得模块以及滤波器参数获得子模块；

校正源发射子模块用于向宽带阵列发射覆盖宽带信号所有频点的窄带信号，获得窄带信号；

在本实施例中，对于宽带互耦误差校正而言，首先是要将宽带信号分为多个等带宽的频率柜。使得每个频率柜所覆盖的带宽足够小，满足可视为窄带信号的条件。通常，如果信号的带宽远小于中心频率，则可称之为窄带信号，具体即满足：

其中，B为信号带宽，f₀表示宽带信号中心频率。

同时，对于阵列信号处理而言，如果信号带宽的倒数远大于信号入射阵列孔径的最大传播速度，就是窄带信号，否则为宽带信号，具体即满足：

式中，M为阵元数，M为大于1的整数，d为阵元间距，d大于0。

在此基础上，对于实际应用来说，对于频率柜的划分还要考虑到误差随频率变化的特性，误差变化的越发激烈，那么划分的就要越细。同时，还要考虑频率柜划分的越细所带来的工作量就越大。那么，实际应用中，通常可以对阵列的频域特性做初步的测试，以选择合适的频点以及合适的频率柜划分间距。

窄带互耦误差估计子模块用于利用窄带互耦误差估计算法，获得窄带信号的窄带互耦误差矩阵；

在传统宽带互耦误差校正方法中，利用RMIM法或方向图重构法获取各频点互耦误差的工作量巨大，且对测试环境由较高的要求，在复杂的外场环境中难以应用，在本实施例中利用均匀八边形阵互耦误差自校正算法得到各个频点的互耦误差。

误差校正矩阵获得子模块用于根据窄带互耦误差矩阵，获得窄带互耦误差校正矩阵。

在本实施例中，以通带内任意频率f₀∈[f_l,f_h]为例，假设该频点处互耦误差矩阵为C。可以利用远场接收频点为f₀的窄带信号，得到该频点下输出数据的协方差矩阵，利用窄带互耦误差自校正算法得到对应频点的互耦误差矩阵。因此，可以通过向阵列发射不同频率柜对应频点的窄带信号得到整个通带上任意频率柜下的互耦误差矩阵。

滤波器参数获得子模块用于根据窄带互耦误差校正矩阵，获得滤波器参数。

在本实施例中，针对任意频点f∈[f_l,f_h]的宽带信号，假设此频率处的阵列互耦误差矩阵为C(f)。其中对应的校正矩阵G(f)为：

G(f)＝C^-1(f)>

得到了阵列的校正矩阵后，根据式III，校正原始信号序列X(f)，可得：

为校正后的信号序列；

由于G(f)随频率缓慢变化，因此其中每个元素亦为频率f的函数，于是校正矩阵G(f)可以表示为：

将式IV带入式V，进而将其展开可得：

式中，代表第i个通道校正后的频域数据，X^(j)(f)为第j个通道原始频域接收数据。

在实际应用中，关于整个宽带的校正矩阵G(f)，通常是由各频率柜内的中心频点f₁,f₂,…,f_K所对应的校正矩阵G(f₁),G(f₂),…,G(f_K)组成的。换而言之，可以将G(f₁),G(f₂),…,G(f_K)看作G(f)在频率f₁,f₂,…,f_K处的抽样。那么G(f₁),G(f₂),…,G(f_K)中的元素g_ij(f₁),g_ij(f₂),…,g_ij(f_K)就可以看作是G(f)中第i行j列处所对应的元素在f₁,f₂,…,f_K处的采样，即：

g_ij(f_k)＝G_i,j(f_k),1≤i,j≤N>

式中，G_i,j(f_k)代表矩阵坐标为(i,j)的元素。

在本实施例中通过对校正矩阵G(f)中处于(i,j)位置的元素设计FIR滤波器为例，其中H_dij(f_k)作为频域期望响应的抽样，满足：

H_dij(f_k)＝g_ij(f_k)>

上式表示的是通带内的理想期望响应，然而通带外的响应会发生剧烈变化，尤其是频带交界处的频率响应变化最为剧烈，这对后续的滤波器设计带来了许多的困难。除此之外，通带外的响应不包含任何有用信息，变化剧烈的频域响应会浪费更多的滤波器阶数去拟合。

针对以上问题，为了保证通带内外的幅度响应与相位响应曲线的连续性，考虑利用简单的频率响应去代替已有的带外响应。在本实施例中利用带内的幅度响应进行线性外推的方式，考虑宽带阵列的接收信号的频率范围为[f_l,f_h]，整个频带的中心频点为f_m＝(f_l+f_h)/2，而阵列接收信号的整个通带为[f_m-B/2,f_m+B/2]。那么以宽带阵列接收信号的交界频段[f_l,f_m-B/2]为例，对于该频段内幅度响应，频点f_m-B/2处的幅度频率响应保持不变，而f_l处的幅度频率响应为0，然后用直线连接两点作为交界频段的幅度频率响应。在本实施例中，得到的期望响应由多个离散频点所对应的响应组成，对于幅度响应而言，若f_m-B/2是信号的采样点，则利用该频点处的值进行计算对带外频点的幅度响应进行外推，若f_m-B/2处并不是采样点，则选取通带内离f_m-B/2最近的采样点的幅度响应作为f_m-B/2处的幅度响应。则带外频点的幅度响应可以表示为：

对于相位响应，通过观察发现带内相位响应基本为分段线性，于是选取通带内边缘处的相位特性进行线性外推得到带外特性。假设f_k为带外频点，而带内边缘频点为f_n，选取通带边缘处部分频段的频点相位那么带外频点的相位响应可以表示为：

式中，n,k∈[1,2,…,K]且n>k。对于[f_m+B/2,f_h]频段采用相同的办法。

得到了整个带宽内的期望响应后，利用L阶FIR滤波器h_ij(n)去逼近通带的期望响应。滤波器在通带内的响应为：

于是，可以利用最小二乘估计准则建立优化函数去逼近期望响应，如：

可以对H_dij(f_k)做IDFT得到h_dij(n)，于是优化函数变为：

那么，h_ij(n)作为滤波器阶数仅有L个非零值。于是，式(13)可转化为：

由上式可知，为了使得优化函数最小，得到最优的滤波器阶数，只需对h_dij(n)进行适当的截取：

h_ij(n)＝h_dij(n+L')>

仅有当

可以满足优化函数最小。

对于G(f)中的任意位置的元素均可以利用上述方法通过设计FIR滤波器的方式去拟合g_ij(f)。于是，根据G(f)内元素的分布组合，可以将各个滤波器组合起来，构成滤波器校正矩阵：

在本实施例中，根据窄带互耦误差校正矩阵中包括了多个频点上的误差校正矩阵，从每个频点的误差校正矩阵中抽取同一个位置的元素，形成滤波器序列。

所述的分段FIR滤波器模块用于根据所述的FIR滤波器参数，对所述的待校正信号序列进行校正；

在本实施例中，利用分段FIR滤波器对待校正信号序列进行校正，即将待校正信号序列输入至分段FIR滤波器中，对其中的耦合误差进行消除，输出校正后的信号序列。

所述的分段FIR滤波器包括信号输入子模块、分段子模块、滤波器参数输入子模块、傅里叶变换子模块、合并点乘子模块、傅里叶逆变换子模块、重叠保留子模块以及输出子模块；

所述的信号输入子模块用于输入所述的待校正信号序列；

还用于对所述的待校正信号序列进行延迟，获得延迟信号序列；

在本实施例中，首先输入待校正信号序列x(n)。

对待校正信号序列进行延迟，在对待校正信号进行延迟时，为了满足重叠保留的条件,作为一种优选的实施方式，对所述的信号序列延迟M-1个周期，获得延迟信号序列，其中M为滤波器阶数，M为大于1的正整数。

在本实施例中，对待校正信号序列进行延时M-1个周期得到延迟信号序列x(n-M+1)。

所述的分段子模块用于对所述的待校正信号序列以及延迟信号序列分别进行均匀分段，获得分段后的待校正信号序列以及分段后的延迟信号序列；

在本实施例中，对待校正信号序列x(n)和延迟信号序列x(n-M+1)进行均匀分段得到多段待校正信号子序列以及延迟信号子序列，每段待校正信号子序列以及延迟信号子序列的长度均相同。

在本实施例中，在互耦误差校正中，通常滤波器处理的序列x(n)的序列长度较长。如果利用有限长序列进行卷积处理的话，FFT与IFFT点数会很大，这给硬件造成较大的负担。并且硬件的处理能力是有限的，并不能完成对于过长序列的FFT与IFFT。除此之外，h(n)还需要补较多的零。因此，在本实施例中使用分段卷积的方式进行处理。

分段卷积是将x(n)分成与h(n)点数相仿的序列，分别使用FFT的方法得到每段的卷积结果，然后按一定的方式将序列接合在一起以最终得到总的输出序列。

作为一种优选的实施方式，对所述的待校正信号序列以及延迟信号序列分别进行均匀分段时，每段信号序列的长度为N，其中N＝2(M-1)，获得分段后的待校正信号序列以及分段后的延迟信号序列。

所述的滤波器参数输入子模块用于输入所述的滤波器序列后，对所述的滤波器序列补零，获得补零后的滤波器序列；

在本实施例中，由于滤波器序列的长度为滤波器阶数M，为了使滤波器序列的长度与输入序列的长度一致，在所述滤波器序列后补N-M个零，获得补零后的滤波器序列。

所述的傅里叶变换子模块用于对分段后的待校正信号序列、分段后的延迟信号序列以及补零后的滤波器序列分别进行傅里叶变换，获得变换后的待校正信号序列、变换后的延迟信号序列以及变换后的滤波器序列；

可选地，所述的傅里叶变换子模块对分段后的待校正信号序列、分段后的延迟信号序列以及补零后的滤波器序列分别进行N点傅里叶变换，获得变换后的待校正信号序列、变换后的延迟信号序列以及变换后的滤波器序列；

所述的合并点乘子模块用于将所述的变换后的待校正信号序列与所述的变换后的滤波器序列点乘，获得点乘后的待校正信号序列；

还用于将所述的变换后的延迟信号序列与所述的变换后的滤波器序列点乘，获得点乘后的延迟信号序列；

所述的傅里叶逆变换子模块用于对所述的点乘后的待校正信号序列以及点乘后的延迟信号序列分别进行傅里叶逆变换，获得逆变换后的待校正信号序列以及逆变换后的延迟信号序列；

可选地，所述的傅里叶逆变换子模块用于对所述的点乘后的待校正信号序列以及点乘后的延迟信号序列分别进行N点傅里叶逆变换，获得逆变换后的待校正信号序列以及逆变换后的延迟信号序列。

所述的重叠保留子模块用于将所述的逆变换后的待校正信号序列以及逆变换后的延迟信号序列进行拼接，获得校正后的信号序列；

可选地，所述的重叠保留子模块将所述的逆变换后的待校正信号序列以及逆变换后的延迟信号序列进行拼接时，取逆变换后的信号序列的后M-1个点以及逆变换后的延迟信号序列的后M-1个点进行拼接，获得校正后的信号序列。

所述的输出子模块用于将所述的校正后的信号序列进行输出。

在本实施例中，待校正信号序列x(n)延时后得到延时信号序列x(n-M+1)，对这两个序列再进行均匀分段，此时两序列的每个子序列之间相差M-1个时钟。对于在实际应用中，数据是按时钟输入的，所以待校正信号的子序列x_m(n)与延迟信号的子序列x_m+1(n)之间相差M-1个时钟。在重叠保留中，每个子序列经过循环卷积舍弃前M-1个数据，并保留剩余M-1个数据作为最终线性卷积的结果。当x_m(n)与x_m(n-M+1)两序列同时输入进行FFT与IFFT后，分别经过重叠保留的操作，再进行拼接得到的序列等于常规方法中前两个序列重叠保留后的序列，最终蝴蝶校正后的信号序列。

在本实施例中，两路数据并行处理较一路数据处理来说大大缩短了数据处理的时间，两路输出可以无缝拼接为完整的输出，不需要浪费多余的RAM对输出数据进行延时拼接。并且在实际应用中能够充分发挥处理器，例如FPGA中FFT IP核Pipelined StreamingI/O结构在数据处理上的优势，再加上分段卷积的方式在高阶高速校正滤波器上较其他的方式拥有明显优势，所以能够实现在保证校正精度的情况下，保证了校正的速度。

实施例二

在本实施例中，将本发明提供的基于FIR滤波的宽带阵列互耦误差校正系统应用在基于Xilinx Zynq-7000系列XA7Z020CLG484的FPGA中。

在本实施例中，首先将待校正信号序列分为两路并对其中一路信号序列延时63个周期，此时将校正信号序列以及延时信号序列同时进行分段，每段长度均为128点，分别作傅里叶变换，得到对应的频域输出；其次，从ROM中读取提前存入的滤波器阶数，并将两路频域输出与存储在ROM中的FIR滤波器频域数据进行相乘(乘法器输出也是用过流水实现的)；经过上述两步后经过傅里叶逆变换子模块，只保留原始输出信号的后63点与延时后输出信号的65点，共同组成最终输出的128点,得到完整的线性卷积结果，进而可以实现待校正数据在校正滤波器中的流水线操作。

信号输入子模块，通过调用RAM IP核，实现输入待校正信号序列的功能，进而对待校正信号序列进行延时处理的功能；

傅里叶变换子模块，通过调用FFT IP核，实现傅里叶变换功能；

滤波器参数输入子模块以及合并点乘子模块，调用事先存入ROM的变换后的待校正信号序列与所述的变换后的滤波器序列，并且通过调用Complex Multiplier IP核，实现点乘功能；

傅里叶逆变换子模块，通过调用FFT IP核，实现傅里叶逆变换功能；

重叠保留子模块以及输出子模块，通过调用RAM IP核，实现对数据的缓存，进而实现对输出序列的保留与拼接。

实施例三

一种基于FIR滤波的宽带阵列互耦误差校正方法，用于校正所述的宽带阵列的信号序列包括消除所述信号序列中的互耦误差，按照以下步骤执行：

步骤1、根据所述的宽带阵列，获得滤波参数，所述的滤波参数包括滤波阶数以及滤波序列；

可选地，步骤1具体包括：

步骤1.1、向所述的宽带阵列发射覆盖所有频点的窄带信号，获得窄带信号；

步骤1.2、利用窄带互耦误差估计算法，获得所述窄带信号的窄带互耦误差矩阵；

步骤1.3、根据窄带互耦误差矩阵，获得窄带互耦误差校正矩阵；

步骤1.4、根据所述的窄带互耦误差校正矩阵，获得FIR滤波参数。

步骤2、根据所述的FIR滤波参数，对所述的待校正信号序列进行校正，输出校正后的信号序列；

其中，所述的步骤2具体包括：

步骤2.1、输入所述的待校正信号序列；对所述的待校正信号序列进行延迟，获得延迟信号序列；

步骤2.2、对所述的待校正信号序列以及延迟信号序列分别进行均匀分段，获得分段后的待校正信号序列以及分段后的延迟信号序列；

步骤2.3、输入所述的滤波序列后，对所述的滤波序列补零，获得补零后的滤波序列；

步骤2.4、对分段后的待校正信号序列、分段后的延迟信号序列以及补零后的滤波序列分别进行傅里叶变换，获得变换后的待校正信号序列、变换后的延迟信号序列以及变换后的滤波序列；

步骤2.5、将所述的变换后的待校正信号序列与所述的变换后的滤波序列点乘，获得点乘后的待校正信号序列；

将所述的变换后的延迟信号序列与所述的变换后的滤波序列点乘，获得点乘后的延迟信号序列；

步骤2.6、对所述的点乘后的待校正信号序列以及点乘后的延迟信号序列分别进行傅里叶逆变换，获得逆变换后的待校正信号序列以及逆变换后的延迟信号序列；

步骤2.7、将所述的逆变换后的待校正信号序列以及逆变换后的延迟信号序列进行拼接，获得校正后的信号序列；

步骤2.8、将所述的校正后的信号序列进行输出。

可选地，步骤2.1中，对待校正信号序列进行延迟时，对信号序列延迟M-1个周期，获得延迟信号序列，其中M为滤波阶数，M为大于1的整数；

步骤2.2中，对待校正信号序列以及延迟信号序列分别进行均匀分段时，每段信号序列的长度为N，其中N＝2(M-1)，获得分段后的待校正信号序列以及分段后的延迟信号序列；

步骤2.3中，输入滤波序列后，对滤波序列补零时，在滤波序列后补N-M个零，获得补零后的滤波序列；

步骤2.4中，对分段后的待校正信号序列、分段后的延迟信号序列以及补零后的滤波序列分别进行N点傅里叶变换，获得变换后的待校正信号序列、变换后的延迟信号序列以及变换后的滤波序列；

步骤2.6中，对点乘后的待校正信号序列以及点乘后的延迟信号序列分别进行N点傅里叶逆变换，获得逆变换后的待校正信号序列以及逆变换后的延迟信号序列；

步骤2.7中，将逆变换后的待校正信号序列以及逆变换后的延迟信号序列进行拼接时，取逆变换后的信号序列的后M-1个点以及逆变换后的延迟信号序列的后M-1个点进行拼接，获得校正后的信号序列。

在本实施例中，步骤1、首先获取滤波序列h(n)以及滤波序列的长度M，即滤波阶数为M；

步骤2、根据所述的滤波参数，对所述的待校正信号序列进行校正，具体包括：

步骤2.1、针对输入的待校正信号序列x(n)，对其进行延时M个周期得到延迟信号序列x(n-M+1)；

步骤2.2、对待校正信号序列x(n)与延迟信号序列x(n-M+1)两序列进行均匀分段，每段长度为N点，其中N＝2(M-1)且N为2的乘幂；获得分段后的待校正信号序列x‘(n)以及分段后的延迟信号序列x‘(n-M+1)；

步骤2.3、对滤波序列h(n)进行补零操作得到补零后的滤波序列的h'(n)，其点数为N；

步骤2.4、对分段后的待校正信号序列x‘(n)、分段后的延迟信号序列x‘(n-M+1)以及补零后的滤波序列h'(n)分别进行傅里叶变换，获得变换后的待校正信号序列X‘(n)、变换后的延迟信号序列X‘(n-M+1)以及变换后的滤波序列H'(n)；

步骤2.5、将所述的变换后的待校正信号序列X‘(n)与所述的变换后的滤波序列H'(n)点乘，获得点乘后的待校正信号序列y‘(n)；

将所述的变换后的延迟信号序列X‘(n-M+1)与所述的变换后的滤波序列H'(n)点乘，获得点乘后的延迟信号序列y‘(n-M+1)；

步骤2.6、对所述的点乘后的待校正信号序列以及点乘后的延迟信号序列分别进行傅里叶逆变换，获得逆变换后的待校正信号序列Y‘(n)以及逆变换后的延迟信号序列Y‘(n-M+1)；

步骤2.7、分别取Y‘(n)的与Y‘(n-M+1)的后M-1个点，拼接成完整的N点的校正后的信号序列y_L(n)。

实施例四

在本实施例中，为了进一步验证本发明提供的宽带阵列互耦误差校正系统及方法的有效性，对校正的效果进行测试，测试文件利用DDS Complier IP核构成两个模块dds_signal1和dds_signal2分别生成10MHz与80MHz的单频信号，信号采样频率为640MHz，然后将两路信号合成一路作为输入送入本发明提供的校正系统中的FIR滤波器top模块中。在此基础上，利用MATLAB中Filter Designer生成64阶截止频率为64MHz的低通滤波器，并将滤波器阶数存入hfft_imag和hfft_real中。最后，在VIVADO软件中利用测试文件进行时序仿真，如图2所示。

由图2可知，最上面一行的波形表示的是两路信号合成后的信号x_data，可以明显看出是两路信号合成后的结果；最下面一行的波形表示的是对x_data进行延时处理后的信号x_63data；中间的波形代表经过滤波器处理后的输出final_out，可以发现输出的数据中只包括低频部分的单频信号，较为完整的将高频部分剔除出去，也进一步验证了本发明提供的系统及方法的适用性以及可靠性。

通过编译和映射得到资源占用情况如图3所示。可以发现单个FIR滤波器消耗11660个寄存器，占片内寄存器资源的11％；而LUT消耗个数为7659，占片内LUT资源的14％；DSP消耗个数为42，占片内DSP资源的20％，这是因为采用了分段卷积的方法实现高阶FIR滤波器可以有效减少运算部件的数量。由此可见，本发明提供的宽带阵列互耦误差校正系统可以有效地减少处理器片内资源消耗，从而提高FPGA的空间性能。